特許
J-GLOBAL ID：200903052569589253

キャパシタを含む半導体装置及びその製造方法

発明者：
高橋 俊行

高橋 俊行 について

, 
菅 茂

菅 茂 について

, 
牧野 藤八

牧野 藤八 について


出願人/特許権者：
ヤマハ株式会社

ヤマハ株式会社 について


代理人 (1件)： 高橋 敬四郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-135507
公開番号（公開出願番号）：特開2000-349166
出願日： 1996年03月29日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】 過度の工程の複雑化及び製造コストの増大を招くことなく、かつMOSFET及び容量素子の電気的特性を犠牲にすることなく、これら各素子を含んだ半導体装置を提供する。【解決手段】 半導体基板の表面上にゲート絶縁膜が形成されている。半導体基板の表面上の一部の領域に、第1の電極層、誘電体層、第2の電極層、及び金属もしくは金属シリサイドからなる第3の電極層がこの順番に積層された容量素子が形成されている。第1及び第2の電極層は同一材料で形成されている。ゲート絶縁膜の上の一部の領域に形成され、第1の電極層と同時に堆積された第1のゲート層、及び第3の電極層と同時に堆積された第2のゲート層との積層構造を有するゲート電極が形成されている。容量素子及びゲート電極を覆うように、前記半導体基板上に層間絶縁膜が形成され、その上に配線が形成されている。
請求項（抜粋）：
半導体基板と、前記半導体基板の表面上に形成されたゲート絶縁膜と、前記半導体基板の表面上の一部の領域に形成され、第1の材料からなる第1の電極層、誘電体層、前記第1の材料からなる第2の電極層、及び金属もしくは金属シリサイドからなる第3の電極層がこの順番に積層された容量素子と、前記ゲート絶縁膜の上の一部の領域に形成され、前記第1の電極層と同時に堆積された第1のゲート層、及び前記第3の電極層と同時に堆積された第2のゲート層との積層構造を有するゲート電極と、前記容量素子及びゲート電極を覆うように、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記第3の電極層の上面の一部を底面とするコンタクトホールと、前記層間絶縁膜の上に形成され、前記コンタクトホール内を通って前記第3の電極層に電気的に接続された配線とを有する半導体装置。
IPC (6件)：
H01L 21/8234 ,  H01L 27/06 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092
FI (5件)：
H01L 27/06 102 A ,  H01L 27/04 C ,  H01L 27/04 P ,  H01L 27/08 321 D ,  H01L 27/08 321 N
引用特許：
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM