特許
J-GLOBAL ID:200903053137752877

電流制御型半導体素子用駆動回路

発明者:
出願人/特許権者:
代理人 (1件): 永井 冬紀
公報種別:公開公報
出願番号(国際出願番号):特願2002-083522
公開番号(公開出願番号):特開2003-283319
出願日: 2002年03月25日
公開日(公表日): 2003年10月03日
要約:
【要約】【課題】ターンオン時のベース電流を減少させないようにした電流制御型半導体素子用駆動回路を得る。【解決手段】トランスTの二次巻き線Sのドット側とトランジスタT1のベース端子との間にN型MOSトランジスタM21を設ける。N型MOSトランジスタM21のボディダイオードD21のアノードが二次巻き線S側に、カソードがトランジスタT1のベース端子側に接続される。二次巻き線Sの他端とトランジスタT1のエミッタ端子との間にN型MOSトランジスタM22を設ける。N型MOSトランジスタM22のボディダイオードD22のアノードが二次巻き線S側に、カソードがトランジスタT1のエミッタ端子側に接続される。これにより、トランジスタT1のオン時に寄生抵抗Rsに起因して二次巻き線Sのドット側の電位が上昇しても、N型MOSトランジスタM22のゲート・ソース間電圧Vgsが低下しないのでベース電流が減少しない。
請求項(抜粋):
第1の端子および第2の端子間に正のパルス状電流および負のパルス状電流を交互に発生するパルス電流発生手段と、前記パルス電流発生手段の前記第1の端子と電流制御型トランジスタのベース端子との間に介挿される第1のスイッチ手段と、前記パルス電流発生手段の前記第2の端子と前記電流制御型トランジスタのエミッタ端子との間に介挿される第2のスイッチ手段と、前記第1のスイッチ手段に並列に配設され、前記ベース端子に向かう電流を流す第1の整流手段と、前記第2のスイッチ手段に並列に配設され、前記エミッタ端子に向かう電流を流す第2の整流手段と、前記電流制御型トランジスタをオンする期間に、前記第2のスイッチ手段をオンさせるとともに前記第1のスイッチ手段をオフさせる一方、前記電流制御型トランジスタをオフする期間に、前記第1のスイッチ手段をオンさせるとともに前記第2のスイッチ手段をオフさせるスイッチ制御回路とを備えることを特徴とする電流制御型半導体素子用駆動回路。
Fターム (16件):
5J055AX12 ,  5J055BX16 ,  5J055CX13 ,  5J055CX20 ,  5J055DX04 ,  5J055EX06 ,  5J055EY12 ,  5J055EY17 ,  5J055EY21 ,  5J055EZ63 ,  5J055FX04 ,  5J055FX10 ,  5J055FX12 ,  5J055FX19 ,  5J055GX01 ,  5J055GX03
引用特許:
出願人引用 (4件)
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