特許
J-GLOBAL ID:200903053287173522
電源回路
発明者:
出願人/特許権者:
代理人 (3件):
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別:公開公報
出願番号(国際出願番号):特願2002-215246
公開番号(公開出願番号):特開2004-056983
出願日: 2002年07月24日
公開日(公表日): 2004年02月19日
要約:
【課題】ハイサイド側からローサイド側への貫通電流を防止し、変換効率を上げることができる電源回路を提供すること。【解決手段】PMOS(QP1)とNMOS(QN1)を有し、PWM信号にて交互にオンして、PWM制御された直流出力電圧を得るDC-DC変換回路(QP1,QN1,L1,C0)と、前記DC-DC変換回路の出力を基準電圧値と比較しエラー信号を得るエラーアンフ ゚40と、前記エラー信号によってハ ゚ルス幅が制御されたPWM信号を生成して、前記DC-DC変換回路の各ケ ゙ートに供給するPWM手段(31A,32)とを具備し、前記PWM手段を構成する出力ト ゙ライハ ゙31Aは、PMOS(QP1)がオフしたのち中間ノート ゙電位VMAが所定の電位以下になったときにNMOS(QN1)をオンさせることで、PMOS(QP1)が確実にオフした後にNMOS(QN1)をオンさせ、またNMOS(QN1)がオフとなった後にPMOS(QP1)をオンさせる。これにより、PMOS(QP1),NMOS(QN1)が同時にオンせず貫通電流が流れることはない。【選択図】 図1
請求項(抜粋):
電源電圧と基準電位間に直列に接続された上位トランジスタと下位トランジスタを有し、前記各トランジスタを各PWM信号にてオン,オフさせ、出力としてPWM制御された直流出力電圧を得るDC-DC変換回路と、
前記上位トランジスタがオフした後に、前記上位トランジスタと前記下位トランジスタの接続点の中間ノード電位のレベルを検出する検出手段を有し、前記中間ノード電位が所定の電位以下になったときに前記下位トランジスタをオンさせるPWM手段と、
を具備したことを特徴とする電源回路。
IPC (3件):
H02M3/155
, H03K17/16
, H03K17/687
FI (4件):
H02M3/155 H
, H02M3/155 S
, H03K17/16 J
, H03K17/687 F
Fターム (44件):
5H730AA02
, 5H730AA14
, 5H730AA20
, 5H730AS01
, 5H730AS05
, 5H730BB13
, 5H730BB57
, 5H730DD04
, 5H730DD12
, 5H730DD17
, 5H730DD32
, 5H730EE08
, 5H730EE13
, 5H730FD01
, 5H730FD26
, 5H730FF01
, 5H730FG05
, 5H730XX05
, 5J055AX27
, 5J055BX16
, 5J055CX19
, 5J055DX22
, 5J055DX56
, 5J055DX72
, 5J055DX83
, 5J055EX02
, 5J055EY05
, 5J055EY10
, 5J055EY12
, 5J055EY21
, 5J055EZ07
, 5J055EZ09
, 5J055EZ20
, 5J055EZ23
, 5J055EZ25
, 5J055FX04
, 5J055FX18
, 5J055FX31
, 5J055GX00
, 5J055GX01
, 5J055GX02
, 5J055GX04
, 5J055GX05
, 5J055GX06
引用特許: