特許
J-GLOBAL ID：200903053346687608
薄膜トランジスタおよびその製法
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平5-122680
公開番号（公開出願番号）：特開平6-333948
出願日： 1993年05月25日
公開日（公表日）： 1994年12月02日
要約：
【要約】【目的】 オフ時のドレイン電流を低減させたTFTおよびそのための精度がよく簡単な工程でえられるLDD構造またはオフセット構造のTFTの製法を提供する。【構成】 絶縁基板1上に形成されたSiなどからなる半導体薄膜2と、この半導体薄膜上全体に形成されたゲート絶縁膜3と、このゲート絶縁膜3上に形成されたゲート電極4を有しており、このゲート絶縁膜3において、ゲート電極4よりも幅広になる位置に段差部を有して異なる膜厚を有しており、ゲート電極4およびゲート絶縁膜3をマスクとしてイオン注入されることによりLDD領域5とソース/ドレイン領域6を有するLDD構造のTFTがえられる。また本発明による別の構造のTFTはLDD領域またはオフセット領域の半導体薄膜の厚さをチャネル領域の半導体薄膜の厚さより薄くなるように形成する。
請求項（抜粋）：
高濃度不純物領域からなるソース/ドレイン領域のゲート電極側が低濃度不純物領域とされるLDD構造のトランジスタを絶縁基板上に形成する薄膜トランジスタの製法であって、ソース/ドレイン領域の不純物の導入をイオン注入で行い、半導体薄膜上に注入イオンのイオン量を減ずる膜を低濃度不純物領域側で厚くなるように形成し、1回のイオン注入により高濃度のソース/ドレイン領域とLDD構造をなす低濃度不純物領域を同時に形成することを特徴とする薄膜トランジスタの製法。
IPC (4件)：
H01L 21/336
, H01L 29/784
, H01L 21/265
, H01L 21/266
H01L 29/78 311 P
, H01L 21/265 L
, H01L 21/265 M
