特許
J-GLOBAL ID：200903053434831271
半導体装置及びその製造方法
発明者：
出願人/特許権者：
,
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-256304
公開番号（公開出願番号）：特開平9-102553
出願日： 1995年10月03日
公開日（公表日）： 1997年04月15日
要約：
【要約】【課題】高速動作可能で大容量、高信頼性な半導体装置と、歩留まり向上、微細化、低コストに適したその製造方法を提供することを目的としている。【解決手段】本発明の半導体装置は、P型半導体基板101 と、その表面にN型不純物を深さXj1に拡散したソース113,114bと、ソース113,114bと電気的に分離されて前記半導体基板101 の表面に形成されたN型ドレイン114aと、ソース113,114bとドレイン114aとの間のチャネル領域表面に形成された第1ゲート絶縁膜104 と、その表面に絶縁されて形成された第1ゲート電極105 と、その表面の第2絶縁膜107 と、その表面の第2ゲート電極108 とから成り、メモリを構成する多層ゲート型トランジスタを備えている。前記多層ゲート型トランジスタのソース113,114bを接続し、前記半導体基板101 にN型不純物を深さXj1より浅いXj2で拡散して形成されたソース配線領域114cを備えている。
請求項（抜粋）：
第1導電型の半導体基板と、前記半導体基板の表面に第2導電型不純物を第1の深さに拡散して形成されたソースと、前記ソースと電気的に分離されて前記半導体基板の表面に形成された第2導電型のドレインと、前記ソースと前記ドレインとの間のチャネル領域表面に形成された第1絶縁膜と、前記第1絶縁膜表面に形成された第1ゲート電極と、前記第1ゲート電極表面に形成された第2絶縁膜とから成り、メモリセルを構成する少なくとも二つのトランジスタと、前記半導体基板に前記第1の深さより浅い第2の深さに第2導電型不純物を拡散して前記各トランジスタのソースを接続するソース配線層とを備えたことを特徴とする半導体装置。
IPC (5件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
, H01L 29/786
H01L 29/78 371
, H01L 27/10 434
, H01L 29/78 617 N
