特許

J-GLOBAL ID：200903053567672478

プログラマブル論理デバイス、ならびに不揮発性メモリおよびそのデータ再現方法

発明者： 大浦 道也 ,  桝井 昇一
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2002-026177
公開番号（公開出願番号）：特開2003-258626
出願日： 2002年02月01日
公開日（公表日）： 2003年09月12日
要約：

【要約】【課題】 強誘電体キャパシタを用いたプログラマブル論理デバイスにおいて、電源投入時に強誘電体キャパシタの蓄積データを正確に再現し、強誘電体キャパシタを付加したSRAM型メモリ・セルよりなる強誘電体SRAMセルの蓄積データの信頼性を高め、電源投入後の論理動作を迅速に開始させること。【解決手段】 電源投入時に、外部から供給された電源電圧Vddを、強誘電体キャパシタの特性に応じた時定数で遅らせてコンフィギュレーション・メモリ23に供給する。外部から供給された電源電圧Vddの降下を検出し、強誘電体SRAMセルに電源電圧をフルに印加した後に電源を遮断する。コンフィギュレーション情報が書込み済みか否かの情報を強誘電体SRAMセルに保持させ、書込み前であれば論理ブロックの出力を強制的にディスエーブルし、書込み後であれば論理ブロックの出力をイネーブルする。

請求項（抜粋）：

SRAM型メモリ・セルに強誘電体キャパシタが接続され、該強誘電体キャパシタの誘電分極を利用して電源の遮断後もデータを保持するメモリ・セルを有し、前記SRAM型メモリ・セルに蓄積されたデータに応じて論理状態が決まるプログラマブル論理デバイスであって、電源の投入時に、外部から供給された電源電圧を、前記強誘電体キャパシタの特性に応じた時定数で遅らせて前記SRAM型メモリ・セルに供給する電源供給回路を具備することを特徴とするプログラマブル論理デバイス。

IPC (5件)：

H03K 19/173 101 ,  G11C 11/22 501 ,  G11C 11/22 ,  G11C 11/412 ,  G11C 11/413

FI (5件)：

H03K 19/173 101 ,  G11C 11/22 501 A ,  G11C 11/22 501 J ,  G11C 11/40 301 ,  G11C 11/34 335 A

Fターム (12件)：

5B015HH05 ,  5B015JJ11 ,  5B015KA10 ,  5B015KA33 ,  5B015KB74 ,  5B015QQ17 ,  5B015QQ18 ,  5J042BA10 ,  5J042BA11 ,  5J042CA08 ,  5J042CA20 ,  5J042DA03

引用特許：

審査官引用 (4件)

• 強誘電体容量を用いたシャドーRAMセル及び不揮発性メモリ装置並びにその制御方法
  公報種別：公開公報   出願番号：特願平11-099534   出願人：日本電気株式会社
• 強誘電体キャパシタメモリセルおよび半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-322741   出願人：三菱電機株式会社
• 特開平4-141883
  
• 不揮発性メモリセル
  公報種別：公開公報   出願番号：特願平7-091418   出願人：日本電気株式会社

引用文献：

審査官引用 (1件)

• NV-SRAM: a nonvolatile SRAM with back-up ferroelectric capacitors