特許
J-GLOBAL ID：200903053580158902
コ-デバッギング機能を支援する半導体集積回路および半導体集積回路テストシステム
発明者：
,
出願人/特許権者：
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2005-025678
公開番号（公開出願番号）：特開2005-227276
出願日： 2005年02月01日
公開日（公表日）： 2005年08月25日
要約：
【課題】コ-デバッギング機能を支援する半導体集積回路および半導体集積回路テストシステムを提供する。【解決手段】本発明は一つのデバッガで二つ以上のプロセッサを同時にデバッギングすることができる半導体集積回路および半導体集積回路テストシステムに関するものである。本発明は互いに異なる周波数で動作するプロセッサ、いずれか一つのプロセッサがデバッギング状態にあるとき、他のプロセッサもデバッギング状態になるようにするトリガ回路、および一つのJTAGピンに直列に連結されたプロセッサをバウンダリスキャンするJTAG回路を含む。【選択図】図2
請求項（抜粋）：
第1周波数で動作し、デバッギングルーチン時、デバッギング状態を示す第1信号を発生する第1プロセッサと、
前記第1周波数と異なる第2周波数で動作する第2プロセッサと、
前記第1プロセッサから前記第1信号が入力されて前記第2プロセッサがデバッギング状態になるように、前記第1および第2周波数に同期した第2信号を発生するトリガ回路と、
前記第1および第2プロセッサがデバッギング状態であるとき、JTAG端子からテストデータが入力されてJTAGに基づいて前記第1および第2プロセッサを直列にバウンダリスキャンして、その結果として前記JTAG端子にテストデータを出力するJTAG回路とを含むことを特徴とするコ-デバッギング機能を支援する半導体集積回路。
IPC (1件)：
FI (2件)：
G01R31/28 G
, G01R31/28 V
2G132AA03
, 2G132AA13
, 2G132AA15
, 2G132AB01
, 2G132AC03
, 2G132AC15
, 2G132AD06
, 2G132AG01
, 2G132AG08
, 2G132AK07
, 2G132AK12
, 2G132AK13
, 2G132AK23
, 2G132AL05
