特許
J-GLOBAL ID：200903068502296271

半導体集積回路

発明者：
高坂 美保

高坂 美保 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-178876
公開番号（公開出願番号）：特開2002-373086
出願日： 2001年06月13日
公開日（公表日）： 2002年12月26日
要約：
【要約】【課題】 プロセッサのデバッグ時のTAPコントローラ制御やデータ設定に要するクロック数の増大や外部端子の増加などの課題があった。【解決手段】 複数のプロセッサを内蔵した半導体集積回路において、JTAGテストアクセスポートのTRST端子をセレクタ回路のセレクト端子として流用したり、TRST端子と1つのプロセッサとの間にインバータを挿入してセレクタ機能としたり、セレクタ回路の代わりにカウンタとデコーダを含む第1の制御回路を用いる場合やTRST端子の代わりにTMS端子を用いることで第2の制御回路とすることで、外部端子やクロック数の増大を防止し高速なオンチップデバッグを実現できるようにした。
請求項（抜粋）：
各々がJTAG回路を備えた第1および第2の内部回路と、これら第1および第2の内部回路と接続し上記JTAG回路とともにデバッグ支援回路を構成するセレクタ回路と、このセレクタ回路と接続し外部端子を構成するJTAGテストアクセスポートとを備えた半導体集積回路において、上記デバッグ支援回路を用いた上記第1および第2の内部回路のデバッグ時に、デバッグ対象となる上記内部回路を選択するための上記セレクタ回路のセレクト端子として、上記JTAGテストアクセスポートのTRST端子を用いることを特徴とする半導体集積回路。
IPC (8件)：
G06F 11/22 360 ,  G06F 11/22 310 ,  G06F 11/22 ,  G01R 31/28 ,  G06F 11/28 ,  G06F 15/78 510 ,  H01L 21/822 ,  H01L 27/04
FI (8件)：
G06F 11/22 360 P ,  G06F 11/22 310 R ,  G06F 11/22 310 V ,  G06F 11/28 J ,  G06F 11/28 L ,  G06F 15/78 510 K ,  G01R 31/28 G ,  H01L 27/04 T
Fターム (22件)：
2G132AA14 ,  2G132AC00 ,  2G132AG01 ,  2G132AG08 ,  2G132AG12 ,  2G132AK07 ,  2G132AL09 ,  5B042GA11 ,  5B042GA32 ,  5B042GC01 ,  5B042HH01 ,  5B048AA20 ,  5B048DD08 ,  5B048DD10 ,  5B048FF06 ,  5B062AA02 ,  5B062JJ08 ,  5F038DF04 ,  5F038DT02 ,  5F038DT06 ,  5F038DT15 ,  5F038EZ20
引用特許：
出願人引用 (6件)
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審査官引用 (6件)
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