特許
J-GLOBAL ID：200903053619310677

セル閾値分布検知回路およびセル閾値分布検知方法

発明者：
姫野 敏彦

姫野 敏彦 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-188558
公開番号（公開出願番号）：特開平8-055488
出願日： 1994年08月10日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】不揮発性メモリのメモリセルアレイの1行のセルトランジスタの閾値分布を1回のI- V特性測定で測定する。【構成】半導体ウエハー上のテストエレメントグループの領域に形成され、不揮発性メモリセルM21が行列状に配置されたメモリセルアレイ10と、各ビット線BLと第1のパッド11との間にそれぞれ接続された複数個のビット線負荷M11と、各ビット線に対応して設けられ、各対応するビット線の電圧を基準電圧VREF と比較し、ビット線電圧が基準電圧より大きい場合に第1の電流I1 を流す第1の電流ノードとビット線電圧が基準電圧より小さい場合に第2の電流I2 を流す第2の電流ノードを有し、各第1の電流ノードが第2のパッド12に共通に接続され、各第2の電流ノードが第3のパッド13に共通に接続された複数個の電圧比較回路CPとを具備することを特徴とする。
請求項（抜粋）：
半導体基板上に形成され、不揮発性メモリセルを構成するセルトランジスタが行列状に配置されたメモリセルアレイと、上記メモリセルアレイのそれぞれ同一行のセルトランジスタに共通に接続され、行選択を行うためのワード線電圧が選択的に印加され、かつ、上記ワード線電圧が連続的に制御される複数本のワード線と、それぞれ前記メモリセルアレイのセルトランジスタとの間でデータの授受を行うための複数本のビット線と、上記メモリセルアレイにおける各ビット線と第1の外部電圧供給端子との間にそれぞれ接続された複数個のビット線負荷と、前記各ビット線に対応して設けられ、それぞれ対応するビット線の電圧を基準電圧と比較し、ビット線電圧が基準電圧より大きい場合に第1の電流を流す第1の電流ノードおよびビット線電圧が基準電圧より小さい場合に第2の電流を流す第2の電流ノードを有し、それぞれの第1の電流ノードが第2の外部電圧供給端子に共通に接続され、それぞれの第2の電流ノードが第3の外部電圧供給端子に共通に接続された複数個の電圧比較回路とを具備することを特徴とするセル閾値分布検知回路。
IPC (3件)：
G11C 16/06 ,  G11C 29/00 303 ,  G11C 29/00
引用特許：
出願人引用 (4件)
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