特許
J-GLOBAL ID：200903053636214045

液晶セルおよびその集合体

発明者：
宮下 崇

宮下 崇 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 鈴江 武彦 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-198395
公開番号（公開出願番号）：特開2003-015137
出願日： 2001年06月29日
公開日（公表日）： 2003年01月15日
要約：
【要約】【課題】画素部の基板間ギャップを狭くし、しかも前記表示エリア内スペーサを均一な高さに形成して基板間隔を均一にし、前記画素部の基板間ギャップを均一にすることができるアクティブマトリックス型液晶セルを提供する。【解決手段】画素電極3とTFT4とゲート配線12およびドレイン配線13が設けられた第1の基板1と、対向電極30が設けられた第2の基板2とのうち、一方の基板1の表示エリア内に所定のピッチで設けられ、前記第1と第2の基板1,2の間隔を規定する複数の表示エリア内スペーサ33を、前記画素電極3とTFT4を避けて形成するとともに、前記ゲート配線12とドレイン配線13とゲート絶縁膜6とオーバーコート絶縁膜とを、前記表示エリア内スペーサ33を避けて形成した。
請求項（抜粋）：
マトリックス状に配列する複数の画素電極と、前記複数の画素電極にそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタにゲート信号を供給する複数のゲート配線と、前記複数の薄膜トランジスタにデータ信号を供給する複数のドレイン配線とが設けられた第1の基板と、前記複数の画素電極に対向する対向電極が設けられた第2の基板と、前記第1と第2の基板間に前記複数の画素電極がマトリックス状に配列する表示エリアを囲んで設けられ、前記第1と第2の基板を接合する枠状シール材と、前記第1と第2のいずれか一方の基板の前記表示エリア内に所定のピッチで設けられ、前記第1と第2の基板の間隔を規定する複数の表示エリア内スペーサとからなり、前記表示エリア内スペーサが、前記画素電極と前記薄膜トランジスタを避けて形成されるとともに、前記ゲート配線とドレイン配線の少なくとも一方が、前記表示エリア内スペーサを避けて形成されていることを特徴とする液晶セル。
IPC (6件)：
G02F 1/1339 500 ,  G02F 1/1339 505 ,  G02F 1/1368 ,  G09F 9/30 320 ,  G09F 9/30 338 ,  G09F 9/35
FI (6件)：
G02F 1/1339 500 ,  G02F 1/1339 505 ,  G02F 1/1368 ,  G09F 9/30 320 ,  G09F 9/30 338 ,  G09F 9/35
Fターム (44件)：
2H089LA09 ,  2H089LA12 ,  2H089LA13 ,  2H089LA19 ,  2H089LA24 ,  2H089NA05 ,  2H089NA14 ,  2H089NA37 ,  2H089QA14 ,  2H089RA05 ,  2H089RA10 ,  2H089RA13 ,  2H089RA14 ,  2H089TA02 ,  2H089TA04 ,  2H089TA09 ,  2H089TA13 ,  2H092GA40 ,  2H092GA64 ,  2H092JA26 ,  2H092JA37 ,  2H092JB22 ,  2H092JB31 ,  2H092JB56 ,  2H092KB04 ,  2H092NA01 ,  2H092NA25 ,  2H092PA02 ,  2H092PA03 ,  2H092PA04 ,  2H092PA06 ,  2H092QA07 ,  2H092QA10 ,  2H092QA13 ,  2H092QA14 ,  5C094AA03 ,  5C094AA16 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094EA04 ,  5C094EA07 ,  5C094EC03 ,  5C094JA08
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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