特許

J-GLOBAL ID：200903053775079268

レイアウト設計プログラム、該プログラムを記録した記録媒体、レイアウト設計装置、およびレイアウト設計方法

発明者： 福田 大輔
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2007-283393
公開番号（公開出願番号）：特開2009-111244
出願日： 2007年10月31日
公開日（公表日）： 2009年05月21日
要約：

【課題】配線後の配線密度およびエッジ長の均一化を図ること。【解決手段】配線のレイアウトを決定するときに、各部分領域の配線の配線密度およびエッジ長の最大値を制限する。さらに、配線のレイアウト後において、配線の配線密度が小さい部分領域にダミー配線を挿入することにより、各部分領域の配線の配線密度およびエッジ長の最小値を制限する。これにより、各部分領域の配線の配線密度およびエッジ長を一定の範囲内に抑え、研磨後の基板表面の凹凸差を低減させる。【選択図】図11

請求項（抜粋）：

コンピュータを、 設計対象回路のレイアウト領域を区切って分割された部分領域ごとの配線のエッジ長に基づいて、前記レイアウト領域に配置されたセル間の配線経路を探索する探索手段、 前記探索手段によって探索された探索結果を出力する出力手段、 として機能させることを特徴とするレイアウト設計プログラム。

IPC (6件)：

H01L 21/82 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/320 ,  H01L 23/52 ,  G06F 17/50

FI (7件)：

H01L21/82 W ,  H01L21/82 C ,  H01L21/82 T ,  H01L27/04 D ,  H01L21/88 K ,  H01L21/88 S ,  G06F17/50 658M

Fターム (30件)：

5B046AA08 ,  5B046BA06 ,  5F033HH11 ,  5F033MM01 ,  5F033PP27 ,  5F033QQ48 ,  5F033UU03 ,  5F033VV01 ,  5F033XX01 ,  5F038CA18 ,  5F038CD05 ,  5F038CD10 ,  5F038CD18 ,  5F038EZ09 ,  5F038EZ15 ,  5F038EZ20 ,  5F064EE02 ,  5F064EE03 ,  5F064EE09 ,  5F064EE15 ,  5F064EE32 ,  5F064EE51 ,  5F064EE57 ,  5F064GG10 ,  5F064HH01 ,  5F064HH06 ,  5F064HH07 ,  5F064HH10 ,  5F064HH13 ,  5F064HH15

引用特許：

審査官引用 (2件)

• 半導体集積回路の配線方法
  公報種別：公開公報   出願番号：特願平5-000929   出願人：日本電気株式会社
• マスク及びその設計方法
  公報種別：公開公報   出願番号：特願2001-310952   出願人：松下電器産業株式会社

引用文献：

審査官引用 (2件)

• Model Based Layout Pattern Dependent Metal Filling Algorithm for Improved Chip Surface Uniformity in
• A layout dependent full-chip copper electroplating topography model