特許
J-GLOBAL ID：200903054006542873

半導体装置およびその製造方法

発明者：
吉山 健司

吉山 健司 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-268538
公開番号（公開出願番号）：特開平9-116140
出願日： 1995年10月17日
公開日（公表日）： 1997年05月02日
要約：
【要約】【課題】 ゲート酸化膜の信頼性を向上させるように改良されたMOSFETの製造方法を提供すること。【解決手段】 半導体基板1の上に形成されたノンドープドポリシリコン層11およびドープドポリシリコン層3を、ゲート電極の形状にエッチングし、ゲート電極3aを形成する。ゲート電極3aの側壁を酸化する。ゲート電極3aを覆うように形成された酸化膜を、ゲート電極aの表面が露出するまでエッチバックし、ゲート電極3aの側壁にサイドウォールスペーサ7aを形成する。半導体基板1の表面に不純物イオンを注入し、ソース/ドレイン領域8を形成する。
請求項（抜粋）：
半導体基板の上に、ゲート酸化膜、ドープドポリシリコン層およびノンドープドポリシリコン層を、この順序で形成する工程と、前記ノンドープドポリシリコン層およびドープドポリシリコン層を、ゲート電極の形状にエッチングし、ゲート電極を形成する工程と、前記ゲート電極の側壁を酸化する工程と、前記ゲート電極を覆うように前記半導体基板の上に、サイドウォールスペーサを形成するための酸化膜を形成する工程と、前記ゲート電極の表面が露出するまで、前記酸化膜をエッチバックし、それによって、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記半導体基板の表面に不純物イオンを注入し、ソース/ドレイン領域を形成する工程と、を備えた半導体装置の製造方法。
IPC (2件)：
H01L 29/78 ,  H01L 21/336
FI (2件)：
H01L 29/78 301 P ,  H01L 29/78 301 G
引用特許：
審査官引用 (5件)
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