特許
J-GLOBAL ID：200903054132591880
半導体集積回路のテストパターン生成方法及びテスト方法
発明者：
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出願人/特許権者：
代理人 (1件)：
前田 弘 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-062833
公開番号（公開出願番号）：特開2001-255356
出願日： 2000年03月08日
公開日（公表日）： 2001年09月21日
要約：
【要約】【課題】 半導体集積回路の製造上の欠陥に起因するホールドによる誤動作を検査するためのテストパターン生成方法を提供する。【解決手段】 スキャン設計された半導体集積回路において、テスト対象パスを1つ選択し、選択したパスに対してキャプチャクロックの前後でテスト対象パスを活性化させると共に前記キャプチャクロックの前後で前記選択したパス上で信号遷移を発生させるようにテストパターンを生成し、この生成したテストパターンを一般的なスキャンパターンに変換する。更に、前記テストパターンの入力により得られる出力の期待値を生成する。前記テストパターンをテスト対象パスに入力し、その出力結果を前記期待値と比較する。これにより、ホールドエラーを生じるか否かをテストすることが可能である。
請求項（抜粋）：
半導体集積回路上のパスの終端に位置する記憶素子においてホールドエラーによる誤動作が生じるか否かを検査するためのテストパターンを生成する半導体集積回路のテストパターン生成方法であって、前記パスの終端に位置する記憶素子に対してクロックが入力される前後の時刻において前記パスが活性化され、且つ前記パス上に信号遷移が生じるようにテストパターンを生成することを特徴とする半導体集積回路のテストパターン生成方法。
IPC (2件)：
G01R 31/3183
, G01R 31/28
G01R 31/28 Q
, G01R 31/28 G
2G032AA01
, 2G032AB01
, 2G032AB06
, 2G032AC10
, 2G032AG01
, 9A001BB05
, 9A001KK37
, 9A001LL05
審査官引用 (9件)
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特開平4-055774
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特開平4-055774
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特開平2-287271
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引用文献：
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