特許
J-GLOBAL ID：200903054158320922
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
後藤 洋介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-088266
公開番号（公開出願番号）：特開平9-283637
出願日： 1996年04月10日
公開日（公表日）： 1997年10月31日
要約：
【要約】 (修正有)【課題】 ソースドレイン領域の接合化を実現しつつ、ゲート空乏化を抑制すること。【解決手段】 ゲート電極6を形成後、シリコン窒化膜8を堆積し、化学的・機械的研磨によりゲート電極6を露出させ、n型MOS側のゲート電極のn+ 化のためのイオン注入を行い、n型MOS側のみシリコン窒化膜8を除去した後、ソースドレインイオン注入を行う。その後、p型MOSのゲート電極n+化とソースドレイン形成を各々のイオン注入条件で行う。
請求項（抜粋）：
半導体基板に素子分離領域を形成する工程と、前記半導体基板に第1導電型ウェル領域を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極材料を形成する工程と、前記ゲート電極材料を異方性エッチングすることによりゲート電極を形成する工程と、前記半導体基板に第1の膜を形成する工程と、該第1の膜を化学的・機械的研磨により平坦化し前記ゲート電極表面を露出させる工程と、第2導電型不純物をイオン注入してゲート電極を第2導電型化する工程と、前記第1の膜を除去する工程と、第2導電型不純物をイオン注入してソースドレイン領域を形成する工程を具備することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/8238
, H01L 27/092
, H01L 21/265
, H01L 29/78
, H01L 21/336
H01L 27/08 321 D
, H01L 21/265 P
, H01L 29/78 301 P
, H01L 29/78 301 G
