特許

J-GLOBAL ID：200903054251071851

メモリエラー処理のための方法及び回路装置

発明者： ディテウィグ アントニー エム エイチ ,  クッペンス ロジャー ,  サルテルス ロエロフ エイチ ダブリュー
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (3件)： 津軽 進 ,  宮崎 昭彦 ,  青木 宏義
公報種別：公表公報
出願番号（国際出願番号）：特願2003-507703
公開番号（公開出願番号）：特表2004-521430
出願日： 2002年06月18日
公開日（公表日）： 2004年07月15日
要約：

本発明は、冗長システムが使用されたメモリ装置においてエラー訂正を実行するための方法及び回路装置に関するものである。欠陥のあるセルのアドレスが、対応する符号化を適用することにより冗長的に記録される。次いで、外部から供給されるアドレスと比較される前に、該欠陥のあるアドレスの情報に対してエラー訂正が適用される。これにより、欠陥のある冗長アドレスによるエラーを防止することができる。

請求項（抜粋）：

メモリ装置においてエラー訂正を実行する方法において、該方法が、 a)前記メモリ装置における欠陥のあるメモリセルのアドレスを示す欠陥アドレス情報を決定するステップと、 b)前記欠陥アドレス情報に符号化を適用することにより冗長性を付加するステップと、 c)前記符号化された欠陥アドレス情報を記憶するステップと、 d)前記符号化された欠陥アドレス情報を、前記メモリ装置をアドレス指定するのに使用されるアドレスと比較する前に、前記符号化された欠陥アドレス情報にエラー処理を適用するステップと、 を有していることを特徴とする方法。

IPC (2件)：

G06F12/16 ,  G06F11/10

FI (2件)：

G06F12/16 320F ,  G06F11/10 330K

Fターム (10件)：

5B001AA03 ,  5B001AB02 ,  5B001AD03 ,  5B018GA02 ,  5B018HA15 ,  5B018HA21 ,  5B018KA17 ,  5B018NA03 ,  5B018RA01 ,  5B018RA04

引用特許：

審査官引用 (5件)

• 特開昭61-123100
  
• 半導体メモリ素子
  公報種別：公開公報   出願番号：特願平8-018656   出願人：エルジイ・セミコン・カンパニイ・リミテッド
• ヒューズ回路及び冗長デコーダ回路
  公報種別：公開公報   出願番号：特願平10-190507   出願人：日本電気株式会社
• 特開昭61-123100
  
• 特開昭60-201599