半導体記憶装置の製造方法

発明者：
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平6-202380
公開番号（公開出願番号）：特開平8-064705
出願日： 1994年08月26日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】層間絶縁膜のライトエッチ耐性の向上を図れ、層間絶縁膜の薄膜化を実現でき、ひいてはカップリング比を高めることができ、書き込み・消去電圧の低電圧化を図れる半導体記憶装置の製造方法を実現する。【構成】フローティングゲートFGとしての第1ポリシリコン層とコントロールゲートCGとしての第2ポリシリコン層との間に形成される層間絶縁膜としてのONO膜形成工程において、ライトエッチ工程の前に、SiNのCVD後にRTP(RTA,RTO,RTN)を行う。これにより、SiNのライトエッチ耐性を向上させることができる。

請求項（抜粋）：

基板上にゲート酸化膜、フローティングゲート、少なくとも第1の酸化膜、窒化膜、第2の酸化膜の3層構造を有する層間絶縁膜およびコントロールゲートが表記した順に形成されるメモリトランジスタ部と、基板上にゲート酸化膜およびゲートが表記した順に形成される周辺トランジスタ部とを有し、少なくともフローティングゲート形成後は、メモリトランジスタ部および周辺トランジスタ部に対して同一処理が行われる半導体記憶装置の製造方法であって、上記層間絶縁膜の窒化膜形成後に、所定温度に設定された気体の雰囲気中における熱処理を行い、周辺トランジスタ部の基板上に前処理にて積層された絶縁膜を除去するためのエッチング処理を行った後、上記層間絶縁膜の第2の酸化膜と上記周辺トランジスタ部のゲート酸化膜を同一工程にて形成する半導体記憶装置の製造方法。

IPC (6件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 21/316 , H01L 21/318 , H01L 21/324

引用特許：

審査官引用 (5件)

特開平4-154124
半導体装置の製造方法
公報種別：公開公報出願番号：特願平4-181222 出願人：セイコーエプソン株式会社
特開平4-208570

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