特許
J-GLOBAL ID：200903054571413386

半導体メモリ装置及びその製造方法

発明者：
岩 田 佳 久

岩 田 佳 久 について

, 
大 沢 隆

大 沢 隆 について

, 
山 田 敬

山 田 敬 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 吉武 賢次 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-328204
公開番号（公開出願番号）：特開2003-086712
出願日： 2001年10月25日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】 単純なトランジスタ構造を用いて、チャネルボディを記憶ノードとして電荷を蓄え、その電位差によりデータを記憶すると共に、その電荷量に応じたバックゲートバイアス効果を利用してデータの弁別を行う半導体メモリ装置を提供する。【解決手段】 1ビットのメモリセルがフローティングの半導体層12に形成された一つのMISトランジスタにより構成される。トランジスタのソース15、ドレイン14間に配置されたチャネル形成のための主ゲート(G1)13とは別に、半導体層12の電位を容量結合により制御するための、主ゲート13と同期して駆動される補助ゲート(G2)20が設けられる。補助ゲート20は主ゲート13と同期して駆動される。MISトランジスタは、ドレイン接合近傍でインパクトイオン化を起こして半導体層12を第1の電位に設定した第1データ状態と、ドレイン接合に順方向電流を流して半導体層12を第2の電位に設定した第2データ状態とをダイナミックに記憶する。
請求項（抜粋）：
1ビットのメモリセルがフローティングの半導体層に形成された一つのMISトランジスタにより構成され、前記MISトランジスタのソース、ドレイン間に配置されたチャネル形成のための主ゲートとは別に、前記半導体層の電位を容量結合により制御するための、前記主ゲートと同期して駆動される補助ゲートが設けられ、前記MISトランジスタは、前記半導体層を第1の電位に設定した第1データ状態と、前記半導体層を第2の電位に設定した第2データ状態とをダイナミックに記憶することを特徴とする半導体メモリ装置。
IPC (6件)：
H01L 21/8242 ,  G11C 11/401 ,  G11C 11/404 ,  G11C 11/407 ,  H01L 27/108 ,  H01L 29/786
FI (5件)：
H01L 27/10 321 ,  G11C 11/34 352 C ,  G11C 11/34 354 D ,  G11C 11/34 371 K ,  H01L 29/78 613 B
Fターム (54件)：
5F083AD01 ,  5F083AD03 ,  5F083AD69 ,  5F083HA02 ,  5F083JA19 ,  5F083JA32 ,  5F083JA38 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083LA05 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR25 ,  5F083PR29 ,  5F083PR36 ,  5F110AA30 ,  5F110BB04 ,  5F110BB06 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE02 ,  5F110EE04 ,  5F110EE09 ,  5F110EE14 ,  5F110EE30 ,  5F110EE36 ,  5F110FF02 ,  5F110GG02 ,  5F110GG42 ,  5F110HJ13 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ16 ,  5F110QQ19 ,  5M024AA91 ,  5M024BB02 ,  5M024BB35 ,  5M024BB36 ,  5M024CC20 ,  5M024CC22 ,  5M024LL11 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP04 ,  5M024PP05 ,  5M024PP07 ,  5M024PP10
引用特許：
出願人引用 (6件)
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