特許
J-GLOBAL ID：200903054718066377
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (5件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
公報種別：公開公報
出願番号（国際出願番号）：特願2005-164210
公開番号（公開出願番号）：特開2006-339514
出願日： 2005年06月03日
公開日（公表日）： 2006年12月14日
要約：
【課題】 本発明は、微細な回路パターンを形成することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】 第2の領域20に形成されたマスク材50にエッチングを行ってこれを除去するステップと、第1の凸部10Bのうち、対向する1組の両側面に第1のゲート絶縁膜100B及び100Cを形成すると共に、第2の凸部10Aの上面に第2のゲート絶縁膜100Aを形成するステップと、素子分離絶縁膜70、マスク材50及び第2のゲート絶縁膜100A上に第1のゲート電極材110を堆積するステップと、第1の領域30に形成されたマスク材50と、第2の領域20に形成された素子分離絶縁膜70とをストッパとして、第1のゲート電極材110を平坦化するステップとを備えることを特徴とする。【選択図】 図6
請求項（抜粋）：
半導体基板上にマスク材を堆積するステップと、
前記マスク材にパターニングを行い、さらに前記半導体基板の表面部分にエッチングを行って溝を形成することにより、第1の領域には第1の凸部を形成すると共に、第2の領域には前記第1の凸部より広い幅を有する第2の凸部を形成するステップと、
前記溝を素子分離絶縁膜で埋め込むステップと、
前記第1の領域に形成された前記素子分離絶縁膜にエッチングを行うことにより、所定量除去するステップと、
前記第2の領域に形成された前記マスク材にエッチングを行ってこれを除去するステップと、
前記第1の凸部のうち、対向する1組の両側面に第1のゲート絶縁膜を形成すると共に、前記第2の凸部の上面に第2のゲート絶縁膜を形成するステップと、
前記素子分離絶縁膜、前記マスク材及び前記第2のゲート絶縁膜上に第1のゲート電極材を堆積するステップと、
前記第1の領域に形成された前記マスク材と、前記第2の領域に形成された前記素子分離絶縁膜とをストッパとして、前記第1のゲート電極材を平坦化するステップと、
前記マスク材、前記第1のゲート電極材及び前記素子分離絶縁膜上に第2のゲート電極材を堆積するステップと、
前記第1及び第2のゲート電極材にパターニングを行うことにより、前記第1の領域に第1のゲート電極を形成すると共に、前記第2の領域に第2のゲート電極を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 27/088
, H01L 21/823
5F048AC01
, 5F048BA01
, 5F048BA19
, 5F048BB05
, 5F048BD06
, 5F048BF06
, 5F048BF07
, 5F048BG13
, 5F048CB06
, 5F048DA23
