特許
J-GLOBAL ID：200903050296000577

ハイブリッド・プレーナおよびFinFETCMOSデバイス

発明者：
ブルース・ビー・ドリス

ブルース・ビー・ドリス について

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ダイアン・シー・ボイド

ダイアン・シー・ボイド について

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メイケイ・イオン

メイケイ・イオン について

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トーマス・エス・カナルスキー

トーマス・エス・カナルスキー について

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ヤクブ・ティー・ケジールスキ

ヤクブ・ティー・ケジールスキ について

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ミン・ヤン

ミン・ヤン について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレーション

インターナショナル・ビジネス・マシーンズ・コーポレーション について


代理人 (3件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史
公報種別：公開公報
出願番号（国際出願番号）：特願2004-183756
公開番号（公開出願番号）：特開2005-019996
出願日： 2004年06月22日
公開日（公表日）： 2005年01月20日
要約：
【課題】 同じSOI基板上に位置するプレーナ単一ゲートFETおよびFinFETを含む集積半導体回路を提供すること。 【解決手段】 集積半導体回路は、シリコン・オン・インシュレータ(SOI)基板の埋込み絶縁層の上に位置するFinFETとプレーナ単一ゲートFETとを含む。プレーナ単一FETは、SOI基板のパターン化された頂部半導体層の表面上に位置し、FinFETはプレーナ単一ゲートFETに垂直な垂直チャネルを有する。本発明は、また、このような集積回路を形成するための方法も提供する。上記方法の場合には、FinFET能動デバイス領域の幅をトリミングする際にレジスト画像形成とパターン化されたハードマスクを使用し、以降のレジスト画像形成およびエッチングを、FETデバイス領域の厚さを薄くする際に使用する。トリミングされた能動FinFETデバイス領域は、厚さを薄くしたプレーナ単一ゲートFETデバイス領域に垂直になるように形成される。【選択図】 図14
請求項（抜粋）：
集積半導体回路を形成するための方法であって、 埋込み絶縁層上に位置する少なくとも1つの頂部半導体層を含むシリコン・オン・インシュレータ構造を提供するステップであって、前記頂部半導体層が、前記構造のFinFET領域内に位置する少なくとも1つのパターン化されたハードマスクと前記構造のFET領域内に位置する少なくとも1つのパターン化されたハードマスクとを有する、ステップと、 FET領域を保護し、前記FinFET領域内の前記少なくとも1つのパターン化されたハードマスクをトリミングするステップと、 前記埋込み絶縁体層上の前記ハードマスク・ストッピングで保護されていない前記頂部半導体の露出部分をエッチングするステップであって、前記エッチングが、FinFET能動デバイス領域およびFET能動デバイス領域を形成し、前記FinFET能動デバイス領域が前記FET能動デバイス領域に垂直である、ステップと、 前記FinFET能動デバイス領域を保護し、及び前記FET能動デバイス領域を薄くして、その結果前記FETデバイス領域が、前記FinFET能動デバイス領域の高さより低くなるようにするステップと、 前記FinFET能動デバイス領域の各露出垂直面上にゲート誘電体を形成し、一方で、前記FETデバイス領域の露出水平面上にゲート誘電体を形成するステップと、 前記ゲート誘電体の各露出面上に、パターン化されたゲート電極を形成するステップと、 を有する方法。
IPC (6件)：
H01L21/8234 ,  H01L27/08 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786
FI (5件)：
H01L27/08 102B ,  H01L27/08 331E ,  H01L29/78 613A ,  H01L29/78 618C ,  H01L29/58 G
Fターム (50件)：
4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB18 ,  4M104CC05 ,  4M104FF13 ,  4M104GG10 ,  5F048AC01 ,  5F048AC04 ,  5F048BA16 ,  5F048BA19 ,  5F048BB01 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BC16 ,  5F048BD04 ,  5F048BD06 ,  5F048BD07 ,  5F048BF06 ,  5F048BF16 ,  5F048DA23 ,  5F048DA25 ,  5F048DA27 ,  5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE04 ,  5F110EE09 ,  5F110EE32 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF23 ,  5F110FF26 ,  5F110GG02 ,  5F110GG12 ,  5F110GG17 ,  5F110GG22 ,  5F110GG25 ,  5F110HJ13 ,  5F110NN78 ,  5F110QQ02 ,  5F110QQ04 ,  5F110QQ05
引用特許：
審査官引用 (8件)
  • 特開平4-179166
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平7-169523   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平10-065761   出願人：株式会社東芝
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