特許
J-GLOBAL ID：200903055048325470

半導体集積回路装置およびその製造方法

発明者：
山田 悟

山田 悟 について

, 
早野 勝也

早野 勝也 について

, 
今井 彰

今井 彰 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平11-370125
公開番号（公開出願番号）：特開2001-185701
出願日： 1999年12月27日
公開日（公表日）： 2001年07月06日
要約：
【要約】【課題】 DRAMメモリセルのコンタクトホール形成のプロセスマージンを向上する。【解決手段】 半導体基板の主面上のMISFETを形成後、層間絶縁膜を形成し、この層間絶縁膜上にネガ型のフォトレジスト膜を形成する。フォトレジスト膜に第1段階の露光を行い、ワード線の延在方向と同じY方向に延在する直線パターンからなる位相シフトマスクを用いて照射領域Fに光を照射する。次に、同じフォトレジスト膜に第2段階の露光を行い、活性領域Lの長辺方向と同じA方向に延在する直線パターンからなる位相シフトマスクを用いて照射領域Gに光を照射する。その後、非照射領域のフォトレジスト膜を除去してマスクを形成し、異方性エッチングを施してコンタクトホールを形成する。
請求項（抜粋）：
(a)半導体基板の主面に素子分離領域を形成し、前記素子分離領域で規定され、A方向に長辺または長径を有する長方形状または楕円形状その他任意の長辺または長径を有する平面パターンの活性領域を複数形成する工程と、(b)前記半導体基板の主面上に前記A方向とは異なるB方向に延在する直線パターンからなるストライプパターンのゲート電極を形成する工程と、(c)前記ゲート電極を覆う絶縁膜を形成する工程と、(d)前記絶縁膜上にネガ型のフォトレジスト膜を塗布し、前記フォトレジスト膜を第1および第2の段階に分けて露光する工程と、(e)前記露光における何れの段階においても光が照射されなかった領域のフォトレジスト膜を選択的に除去する工程と、(f)パターニングされた前記フォトレジスト膜の存在下でエッチングを施し、前記絶縁膜にコンタクトホールを形成する工程と、を有し、前記第1の段階の露光では、前記A方向とは相違するC方向に延在する直線パターンからなるストライプパターンで露光され、前記第2の段階の露光では、前記C方向とは相違するD方向に延在する直線パターンからなるストライプパターンで露光され、前記第1および第2の段階の露光では、前記活性領域の両端部および中央部が露光されないことを特徴とする半導体集積回路装置の製造方法。
IPC (3件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/768
FI (2件)：
H01L 27/10 621 B ,  H01L 21/90 A
Fターム (38件)：
5F033HH19 ,  5F033JJ04 ,  5F033JJ19 ,  5F033JJ27 ,  5F033JJ33 ,  5F033KK01 ,  5F033NN06 ,  5F033PP15 ,  5F033QQ01 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR09 ,  5F033TT02 ,  5F033TT07 ,  5F033XX03 ,  5F033XX04 ,  5F033XX09 ,  5F083AD24 ,  5F083AD31 ,  5F083AD48 ,  5F083GA30 ,  5F083HA02 ,  5F083JA06 ,  5F083JA35 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083LA21 ,  5F083LA29 ,  5F083MA02 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR01 ,  5F083PR21 ,  5F083PR33 ,  5F083PR41
引用特許：
審査官引用 (2件)

前のページに戻る

TOP

BOTTOM