特許
J-GLOBAL ID：200903036362136067
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平9-353926
公開番号（公開出願番号）：特開平11-186522
出願日： 1997年12月22日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 DRAMの製造工程で使用するフォトマスクの枚数を減らして製造コストを低減する。【解決手段】 アスペクト比が大きい周辺回路のコンタクトホール30〜34と、コンタクトホール19の上部のアスペクト比が小さいスルーホール22とを同時に開孔する。コンタクトホール19は、その上部に形成されるスルーホール22を形成するためのフォトマスクの合わせ余裕を確保するためにその径を大きくし、スルーホール22がプラグ21上からずれないようにする。
請求項（抜粋）：
半導体基板の主面上の第1方向に延在する複数のワード線と、前記第1方向と交差する第2方向に延在するビット線と、前記ワード線とビット線との交差部に配置され、メモリセル選択用MISFETと情報蓄積用容量素子とが直列に接続されて構成されたメモリセルとを備えたDRAMを有する半導体集積回路装置であって、(a)前記メモリセル選択用MISFETを2個形成するために前記半導体基板の主面に形成され、前記第2方向に延在する活性領域と、前記活性領域を囲むように配置された素子分離領域と、(b)前記活性領域と交差するように配置され、前記第1方向に延在する2本のワード線と、(c)前記素子分離領域上に配置され、前記第2方向に延在するビット線と、(d)前記2本のワード線のそれぞれの両側に位置する前記活性領域に形成され、前記ワード線で覆われていない領域に形成された半導体領域と、(e)前記2本のワード線の間の領域において前記半導体領域と電気的に接続されると共に、前記素子分離領域上において前記ビット線と電気的に接続され、前記第2方向において所定の幅を有し、前記第1方向に延在する第1導体層と、(f)前記第1導体層と前記ビット線との間に介在し、前記第1導体層と前記ビット線とを接続するための領域に形成された開孔を有する絶縁膜と、を有し、前記活性領域上における前記第1導体層の幅は、前記素子分離領域上における前記第1導体層の幅よりも小さいことを特徴とする半導体集積回路装置。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 21/768
H01L 27/10 681 F
, H01L 21/90 C
, H01L 27/10 621 C
