半導体記憶装置

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：外川英明
公報種別：公開公報
出願番号（国際出願番号）：特願平9-070999
公開番号（公開出願番号）：特開平10-270651
出願日： 1997年03月25日
公開日（公表日）： 1998年10月09日
要約：

【要約】【課題】本発明は、エピタキシャル効果を利用して強誘電性を発現した強誘電体薄膜、あるいはエピタキシャル効果により強誘電性が強化された強誘電体薄膜を使用した半導体メモリ等において、作成方法が容易で、かつ比較的高集積化が可能なキャパシタセルを提供する。【解決手段】半導体基板1上にトランジスタとキャパシタから構成されるメモリセルをマトリックス状に配列したメモリセルアレイを有する半導体記憶装置において、前記トランジスタのソースあるいはドレイン電極6上またはその延長の導電層上に作製したコンタクトホール内に、基板側から順にバリア金属層12、下部電極層13、および誘電体膜14がそれぞれエピタキシャル成長ないしは配向成長することにより前記キャパシタを構成していることを特徴とする。

請求項（抜粋）：

半導体基板上に、トランジスタとキャパシタから構成されるメモリセルを、マトリックス状に配列したメモリセルアレイを有する半導体記憶装置であって、前記トランジスタのゲート電極配線の側部及び上部には該ゲート電極配線を覆うように絶縁膜が形成され、前記トランジスタのソースあるいはドレイン電極上に、前記トランジスタのゲート電極配線側部の前記絶縁膜上から、該ゲート電極配線に隣接して配設されたゲート電極配線側部の前記絶縁膜上へかけて、連続して形成された前記キャパシタの下部電極層と、この下部電極層上に設けられた前記キャパシタの誘電体膜と、この誘電体膜上に設けられた前記キャパシタの上部電極層とを有し、前記下部電極層及び前記誘電体膜は、少なくとも前記ソースあるいはドレイン電極上において、前記ソースあるいはドレイン電極の結晶方位を引き継いでエピタキシャル成長若しくは配向成長していることを特徴とする半導体記憶装置。

IPC (8件)：

H01L 27/10 451 , H01L 27/04 , H01L 21/822 , H01L 27/108 , H01L 21/8242 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/10 451 , H01L 27/04 C , H01L 27/10 651 , H01L 29/78 371

引用特許：

審査官引用 (4件)

特開平4-199571
薄膜キャパシタ及び半導体記憶装置
公報種別：公開公報出願番号：特願平7-082091 出願人：株式会社東芝
特開平4-351789

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