特許
J-GLOBAL ID：200903055313746113
電力用半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 強
公報種別：公開公報
出願番号（国際出願番号）：特願平9-124017
公開番号（公開出願番号）：特開平10-313010
出願日： 1997年05月14日
公開日（公表日）： 1998年11月24日
要約：
【要約】【課題】 チップ表面の保護膜にクラックを生じた場合であっても、信頼性が低下してしまうことを防止する。【解決手段】 チップ1に形成された多数のMOSFETセルのゲート端子はゲートポリシリコン配線2によりゲートアルミニウム配線3に共通接続され、ソース端子はソースアルミニウム配線6により共通接続されている。ゲートポリシリコン配線2の形成領域は、ソースアルミニウム電極3の形成領域下方内に設定されている。チップ1は基板にフリップチップ実装されると共に、チップ1と基板との間に樹脂が充填される。このような構造のものでは、チップ1表面を保護するパッシベーション膜10においてバンプ電極の周囲から発生したクラックがソースアルミニウム配線6からはみ出して深さ方向に侵入することがあるものの、そのクラックがゲートポリシリコン配線2に到達することはない。
請求項（抜粋）：
チップに形成された多数のMOS構造のトランジスタセルの電圧制御用端子を内部配線を介してコンタクト部でチップ上に形成された線状金属配線と共通接続し、各キャリア供給端子を上記内部配線の形成領域上方に絶縁状態で形成された面状金属配線と共通接続し、且つチップ表面を保護膜で被覆した構造の電力用半導体チップの少なくもチップ表面が樹脂により封止して構成される電力用半導体装置において、前記内部配線の形成領域は、前記面状金属配線の形成領域下方内に設定され、前記コンタクト部は、前記面状金属配線の形成領域下方外において前記保護膜のクラック発生予想部位から外れた部位に対応して形成され、前記内部配線は、前記コンタクト部形成領域のみに延設されて前記線状金属配線と接続されていることを特徴とする電力用半導体装置。
IPC (3件)：
H01L 21/321
, H01L 21/3205
, H01L 29/78
H01L 21/92 602 L
, H01L 21/88 T
, H01L 21/92 602 Z
, H01L 29/78 301 X
