特許
J-GLOBAL ID：200903055824673360
MOSゲート半導体デバイス
発明者：
出願人/特許権者：
代理人 (2件)：
谷 義一
, 阿部 和夫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-188294
公開番号（公開出願番号）：特開2005-005655
出願日： 2003年06月30日
公開日（公表日）： 2005年01月06日
要約：
【課題】ゲート酸化物とドレイン領域との間のオーバーラップをトレンチの深さとは独立に制御すること。【解決手段】トレンチ型MOSゲートデバイスであって、そのトレンチ10の底部に形成された高導電性領域36と、そのチャネル領域12の底部、またはその下に電界緩和領域38とを備えている。これにより、ゲート-ドレインのオーバーラップをトレンチ深さとは独立に制御でき、ゲート-ドレイン電荷(Qgd)の制御がより良好になる。また、ゲート-ドレインのオーバーラップを従来のデバイスよりも小さく形成でき、Qgdが小さくなる。さらに、絶縁破壊電圧を低下させることなくMOSFETチャネル領域を短くでき、Qgが小さくなる。【選択図】 図3
請求項（抜粋）：
第1の導電型のチャネル収容領域と、
該チャネル収容領域内に形成された第2の導電型のチャネル領域と、
前記チャネル収容領域内に形成され、間隔を置いて配置された複数のトレンチと、
該トレンチの底部に形成され、前記チャネル収容領域に隣接し、該チャネル収容領域よりも導電性が高い第1の導電型の第1の領域と、
前記トレンチに隣接して配置された前記第1の導電型の複数の導電性領域と、
前記チャネル収容領域上に形成され、前記導電性領域とオーミックコンタクトにあるコンタクト領域と
を備えたことを特徴とするMOSゲート半導体デバイス。
IPC (1件)：
FI (4件)：
H01L29/78 652J
, H01L29/78 652C
, H01L29/78 652H
, H01L29/78 653A
