特許
J-GLOBAL ID：200903055952460875
集積回路の位相シフトおよびトリム・マスクを決定する方法および装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2001-526664
公開番号（公開出願番号）：特表2003-510652
出願日： 2000年07月28日
公開日（公表日）： 2003年03月18日
要約：
【要約】ディープ・サブミクロン・レイアウトを最適化する方法および装置について述べる。集積回路(IC)設計の構成要素(例えばゲート)を、位相シフト処理を使用して識別および製造し、位相シフト処理を使用せずに製造した回路に比べて回路の密度および/または性能を改善することができる。一実施形態では、位相シフト処理を使用して製造される構成要素を含む第1のマスク(例えば位相シフトマスク)を製造する。第1のマスクを使用して作成した構造をさらに処理するための第2のマスク(例えばトリム・マスク)も生成する。これらのマスクはともに、集積回路レイアウトの、位相シフト処理で作成している構造(例えばゲート)とは異なる層中の領域(例えば拡散領域)に基づいて区画される。
請求項（抜粋）：
集積回路を製造するための1組のマスクを生成する方法であって、 少なくとも部分的には集積回路の第2の層中の領域に基づく第1の領域を集積回路の第1の層に区画する第1のマスクを生成するステップと、 少なくとも部分的には集積回路の第2の層中の領域に基づく第2の領域を集積回路の第1の層に区画し、さらに第1のマスクによって生じたアーチファクトを除去する第2のマスクを生成するステップとを含む方法。
IPC (2件)：
FI (3件)：
G03F 1/08 A
, H01L 21/30 514 A
, H01L 21/30 502 P
2H095BA02
, 2H095BB01
, 2H095BB03
, 2H095BB36
, 5F046AA13
, 5F046BA03
, 5F046CB17
