特許
J-GLOBAL ID：200903056021489663
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-345769
公開番号（公開出願番号）：特開2001-168110
出願日： 1999年12月06日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 ワイドリセス内に正確な位置関係でオフセットゲートを形成する。【解決手段】 本来ワイドリセスを形成するための第1のフォトレジスト層6によって、ワイドリセス8を形成すると共にワイドリセス8内の、後にオフセットゲートを形成する箇所に第1の絶縁層4と半導体基板表面の一部12から成る積層構造体14を形成する。そして、この積層構造体14の周囲に第2の絶縁層を形成した後、積層構造体14を除去し、形成された開口部に金属材料を充填してゲートメタルとする。したがって、最終的に形成されるオフセットゲートと、ワイドリセス8のソース側およびドレイン側の端部との位置関係は、第1のフォトレジスト層6のみによって決まり、従来のように2つのフォトレジスト層を用いた場合のフォトレジスト層間の位置ズレの問題は生じない。
請求項（抜粋）：
ワイドリセス内にオフセットゲートを配設したFETを製造する方法であって、半導体基板上に第1の絶縁層を形成し、前記ワイドリセスのソース側端部と前記オフセットゲートとの間、および前記ワイドリセスのドレイン側端部と前記オフセットゲートとの間にそれぞれ相当する箇所で前記第1の絶縁層を露出させる第1のフォトレジスト層を前記第1の絶縁層の上に形成し、前記第1のフォトレジスト層をマスクとして前記第1の絶縁層および前記半導体基板の表面をエッチングして前記ワイドリセスを形成し、前記第1のフォトレジスト層を除去した後、前記ワイドリセスの外側に形成された前記第1の絶縁層を除去し、前記ワイドリセス内に形成された前記第1の絶縁層の箇所を除いて表面全体に第2の絶縁層を形成し、前記ワイドリセス内の前記第1の絶縁層を前記第2の絶縁層に対して選択的にエッチングし、このエッチングにより露出した前記ワイドリセス内の前記半導体基板を、この露出箇所における半導体基板の高さが、前記ワイドリセス内の前記第2の絶縁層下の半導体基板の高さと同程度となるまでエッチングして前記第2の絶縁層に開口部を形成し、全体に金属材料をスパッタし、フォトレジストによるマスクキングを行って前記金属材料を除去し前記開口部の箇所の前記金属材料のみを残してゲートメタルとすることを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
5F102FA01
, 5F102FA07
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ05
, 5F102GR04
, 5F102GR12
, 5F102GS04
, 5F102GV08
, 5F102HC11
, 5F102HC15
