特許
J-GLOBAL ID：200903056222875782
インターコネクション回路
発明者：
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出願人/特許権者：
代理人 (1件)：
宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-292783
公開番号（公開出願番号）：特開平10-145350
出願日： 1996年11月05日
公開日（公表日）： 1998年05月29日
要約：
【要約】【課題】 複数の入力信号に対しその位相の進み遅れの関係に係わらず、同一のクロックで受信することのできる、簡易で高速信号にも対応できるようなインターコネクション回路を得る。【解決手段】 位相比較回路5は入力クロック2aと2bとの間の位相進みあるいは位相遅れの関係及び位相差を出力する。制御回路8は、位相比較回路5からのの検出結果に基づいて、可変遅延回路6が位相進みがある方のクロックに対応する入力データに対して位相差分の遅延量を挿入し、位相遅れがある方のクロックに対応するデータに対しては遅延を挿入しないように、可変遅延回路6を制御する。また、制御回路8は、選択回路7が位相遅れのある方のクロックを出力クロック4として選択するように制御する。このようにして、位相を揃えた可変遅延回路出力13をフリップフロップ9が出力クロック4によりラッチする。
請求項（抜粋）：
複数のデータを入力するインターコネクション回路において、各入力データのクロック相互間の位相を比較する位相比較手段と、この位相比較手段による位相比較結果に基づいて最も遅れた入力データを特定入力データとした場合、前記特定入力データのクロックを基準クロックとして選択するクロック選択手段と、前記特定入力データ以外の入力データに対して前記位相比較結果に基づいて最適なタイミングになるように遅延を付加する遅延手段と、前記基準クロックにより前記の各入力データをラッチする複数のフリップフロップと、前記クロック選択手段と前記遅延手段を制御する制御手段とを備えたことを特徴とするインターコネクション回路。
IPC (2件)：
FI (2件)：
H04L 7/08 Z
, H04L 7/00 Z
