特許

J-GLOBAL ID：200903056245934174

半導体記憶装置

発明者： 大輪 義仁
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-032117
公開番号（公開出願番号）：特開平10-326494
出願日： 1998年01月29日
公開日（公表日）： 1998年12月08日
要約：

【要約】【課題】 読み出し時の判定マージンを大きくとれる半導体記憶装置の提供。【解決手段】 半導体記憶装置は、共通のソースライン3を挟むように配置した、メモリセル11、13等とメモリセル12、14等とからなるメモリセルアレイと、比較セル対(比較セル26、27)と、読み出し回路2を含む。比較セルは、メモリセルと同様の製造プロセスにより形成される。読み出し回路2は、比較セルのいずれか一方を選択するための比較セル選択回路22を有し、メモリセルの読み出し時に、比較セル選択回路が当該メモリセルに対応する比較セルを選択する。比較セル対を複数設けて比較セルを並列接続してもよい。この場合、比較アクセル対の個数に応じてセンスアンプが含むカレントミラー回路のトランジスタのサイズを調整する。斜めイオン打ち込みによりドレイン、ソース領域が形成されるメモリにも適用できる。

請求項（抜粋）：

任意行に属するメモリセルからなる第1のセル群と、当該任意行の直前及び直後のいずれかの行に属するメモリセルからなる第2のセル群とが、各セル群に共通のメモリセル用ソースラインを挟んで配置され、同一列に属する、前記第1のセル群のメモリセルと前記第2のセル群のメモリセルとが、メモリセル対を形成し、かつ前記第1及び第2のセル群の各メモリセルのソース領域が、前記メモリセル用ソースラインにそれぞれ接続されてなるメモリセルアレイと、第1、第2の比較セルが各比較セルに共通の比較セル用ソースラインを挟んで配置され、前記第1、第2の比較セルのうち一方が前記第1のセル群のメモリセルと同一の向き、他方が前記第2のセル群のメモリセルと同一の向きとなり、かつ前記第1、第2の比較セルのソース領域が前記比較セル用ソースラインにそれぞれ接続されてなる、少なくとも1つの比較セル対と、前記メモリセルアレイの所与の物理アドレスに対応するメモリセルの読み出しを行う読み出し回路とを含む半導体記憶装置であって、前記各メモリセル及び前記第1、第2の比較セルは、それぞれの構成要素が同様の製造プロセスにより共通の基板に形成されるスプリットゲート型の構造をなし、前記読み出し回路が、前記比較セル対を構成する前記第1、第2の比較セルのうちいずれか一方を選択するための比較セル選択回路を含み、前記比較セル選択回路が、メモリセルの読み出しに際して、前記第1、第2の比較セルのうち、読み出される当該メモリセルの向きと同一の向きの比較セルの選択を行うことを特徴とする半導体記憶装置。

IPC (6件)：

G11C 16/04 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

G11C 17/00 624 ,  G11C 17/00 634 C ,  G11C 17/00 635 ,  H01L 27/10 434 ,  H01L 29/78 371

引用特許：

審査官引用 (3件)

• 不揮発性半導体メモリ装置
  公報種別：公開公報   出願番号：特願平7-011920   出願人：三洋電機株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-322430   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 特開平3-046197