特許
J-GLOBAL ID：200903056884284920
集積回路中に異なる厚さのフィールド酸化膜を形成する方法とその構造
発明者：
出願人/特許権者：
代理人 (1件)：
竹本 松司 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-155413
公開番号（公開出願番号）：特開平11-284156
出願日： 1998年05月21日
公開日（公表日）： 1999年10月15日
要約：
【要約】【課題】 集積回路中に異なる厚さのフィールド酸化膜を形成する方法とその構造の提供。【解決手段】 フラッシュメモリ中に素子間分離領域を形成し、該素子間分離領域をコアメモリ領域(例えばフラッシュメモリセル領域)と高電圧領域(例えば高電圧MOS素子領域)を有し並びに一層の酸化膜で被覆された基板上に形成する。まず、酸化膜上に窒化シリコン膜を形成し、該窒化シリコン膜上に高電圧領域の傍らの第1素子間分離領域の位置を定義し、該第1素子間分離領域を酸化して第1厚さを有する第1隔離構造を形成し、その後、上述の窒化シリコン膜上にコアメモリ領域の傍らの第2素子間分離領域の位置を定義し、さらに同時に第2素子間分離領域と第1素子間分離領域を酸化して第2厚さを有する第1素子間分離領域と第3厚さを有する第2素子間分離領域を形成し、上記第2厚さは第3厚さより大きい。
請求項（抜粋）：
フラッシュメモリ素子中に素子間分離領域を形成する方法において、以下のa〜eのステップ、即ち、a.コアメモリ領域と高電圧領域を有して、一つの酸化膜で被覆された基板を提供するステップb.上述の酸化膜上に一層の窒化シリコンのマスク層を形成し、並びに該マスク層と上述の酸化膜をパターニングし、高電圧領域の傍らの第1素子間分離領域の位置を定義するステップc.第1素子間分離領域に対して熱酸化を進行して第1厚さの第1素子間分離領域を形成するステップd.上述の窒化シリコンのマスク層と上述の酸化層をパターニングして該コアメモリ領域の傍らの第2素子間分離領域の位置を定義するステップe.該第2素子間分離領域と第1素子間分離領域に対して熱酸化を進行し、第2厚さを有する第1素子間分離領域と該第2厚さより小さい第3厚さを有する第2素子間分離領域を形成するステップ以上を包括することを特徴とする、フラッシュメモリ素子中に素子間分離領域を形成する方法。
IPC (5件)：
H01L 27/115
, H01L 21/76
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 434
, H01L 21/76 M
, H01L 29/78 371
