特許
J-GLOBAL ID：200903056903361949
デ-タ処理装置および方法
発明者：
出願人/特許権者：
代理人 (1件)：
丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-007557
公開番号（公開出願番号）：特開2000-207348
出願日： 1999年01月14日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】 不要なバス待ちを無くしてデータ処理の速度を向上させる。【解決手段】 本発明のデータ処理装置は、制御回路16と、複数のCPU1〜3と、複数のシステムバス17A〜17Cと、複数のメモリ10〜15と、これらのメモリ10〜15をシステムバス17A〜17Cに選択的に接続可能である複数のメモリバスセレクタ4〜9とを有する。制御回路16はメモリ10〜15をシステムバス17A〜17Cに選択的に接続するための複数の選択信号を発生してメモリバスセレクタ4〜9に与える。メモリバスセレクタ4〜9は前記選択信号に応答してメモリ10〜15をシステムバス17A〜17Cに選択的に接続する。CPU1〜3は並行してメモリ10〜15にアクセスしてデータの処理をする。
請求項（抜粋）：
制御回路と、この制御回路にパラレル入出力装置により接続されている複数のCPUと、前記制御回路および前記CPUがそれぞれ接続されてる複数のシステムバスと、複数のメモリと、これらのメモリを前記システムバスに選択的に接続可能である複数のメモリバスセレクタとを有するデータ処理装置において、前記制御回路は前記メモリを前記システムバスに選択的に接続するための複数の選択信号を発生して前記メモリバスセレクタに与え、これらのメモリバスセレクタは前記選択信号に応答して前記メモリを前記システムバスに選択的に接続し、前記CPUは並行して前記メモリにアクセスしてデータの処理をすることを特徴とするデータ処理装置。
IPC (2件)：
G06F 13/16 510
, G06F 15/177 682
G06F 13/16 510 D
, G06F 15/177 682 B
5B045AA01
, 5B045BB12
, 5B045BB15
, 5B045DD10
, 5B045EE02
, 5B045EE25
, 5B060KA02
, 5B060KA06
, 5B060MB01
出願人引用 (6件)
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審査官引用 (3件)
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