特許

J-GLOBAL ID：200903056982722692

ゲート電極構造及びその製造方法

発明者： 本間 俊廣 ,  ▲高▼橋 昌宏
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平11-025105
公開番号（公開出願番号）：特開2000-223706
出願日： 1999年02月02日
公開日（公表日）： 2000年08月11日
要約：

【要約】【目的】 ゲート電極構造において、酸化処理による高融点金属の異常酸化を防止するためのものである。【解決手段】 半導体基板に絶縁膜を形成し、この絶縁膜上に不純物拡散したポリシリコン膜16、不純物拡散防止膜18、高融点金属シリサイド膜20、窒化膜22を順に形成し、ホトリソ及びエッチング工程により、前記不純物拡散したポリシリコン膜16、前記不純物拡散防止膜18、前記高融点金属シリサイド膜20及び前記窒化膜22をゲート電極パターンに形成する。次に、このゲート電極側面にシリコン系膜による第1のスペーサー26aを形成し、酸化処理により、この第1のスペーサーを酸化膜26bに形成する。

請求項（抜粋）：

不純物拡散したポリシリコン膜、不純物拡散防止膜、高融点金属シリサイド膜、窒化膜を順に積層したゲート電極において、前記ゲート電極の側面の全面が略均一な膜厚の酸化膜で覆われていることを特徴とするゲート電極構造。

IPC (5件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/28 ,  H01L 21/8238 ,  H01L 27/092

FI (4件)：

H01L 29/78 301 G ,  H01L 21/28 301 D ,  H01L 21/28 301 T ,  H01L 27/08 321 D

Fターム (44件)：

4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD04 ,  4M104DD37 ,  4M104DD43 ,  4M104DD66 ,  4M104DD78 ,  4M104EE05 ,  4M104EE09 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH05 ,  5F040DA14 ,  5F040DA19 ,  5F040DB03 ,  5F040DC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EF02 ,  5F040FA05 ,  5F040FA10 ,  5F040FA16 ,  5F040FA18 ,  5F040FC02 ,  5F048AA07 ,  5F048AC03 ,  5F048BB02 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB13 ,  5F048BC06 ,  5F048BG11 ,  5F048DA25 ,  5F048DA27 ,  5F048DA28 ,  5F048DA30

引用特許：

審査官引用 (2件)

• MOSFETデバイスおよびその製造方法
  公報種別：公開公報   出願番号：特願平9-293705   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平5-238443   出願人：株式会社東芝