特許

J-GLOBAL ID：200903056994350480

高Qのウェハ裏面のキャパシタを有する半導体集積回路デバイス(集積回路デバイスおよび集積回路デバイスを形成する方法)

発明者： クレベンジャー、ローレンス ,  ダルトン、ティモシー、ジョセフ ,  スウ、ルイス、ルーチェン ,  ラーデンス、カール、ジョン ,  ラマチャンドラン、ヴィドゥヤ ,  ウォン、キース、クォン、ホン ,  ヤン、チーチャオ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (4件)： 上野 剛史 ,  太佐 種一 ,  市位 嘉宏 ,  坂口 博
公報種別：公表公報
出願番号（国際出願番号）：特願2009-512548
公開番号（公開出願番号）：特表2009-539239
出願日： 2007年05月22日
公開日（公表日）： 2009年11月12日
要約：

【課題】 高Qのウェハ裏面のキャパシタを有する半導体集積回路デバイスを提供する。【解決手段】 チップ裏面に形成され、ウェハ貫通相互接続部を用いてチップ前面の集積回路に接続された高Qのオンチップ・キャパシタを有する半導体IC(integrated circuit、集積回路)チップを製造する方法を提供する。一態様において、半導体デバイスは、前面と、裏面と、基板の前面及び裏面の間に挿入された埋込み絶縁層とを有する半導体基板を含む。集積回路は半導体基板の前面に形成され、集積キャパシタは半導体基板の裏面に形成され、相互接続構造部は埋込み絶縁層を貫通して形成されて集積キャパシタを集積回路に接続する。【選択図】 図2

請求項（抜粋）：

前面と、裏面と、前記前面と前記裏面の間に挿入された埋込み絶縁層とを有する半導体基板と、 前記半導体基板の前記前面に形成された集積回路と、 前記半導体基板の前記裏面に形成された集積キャパシタと、 前記埋込み絶縁層を貫通して形成され、前記集積キャパシタを前記集積回路に接続する相互接続構造部と、 を備える半導体デバイス。

IPC (2件)：

H01L 21/822 ,  H01L 27/04

FI (2件)：

H01L27/04 C ,  H01L27/04 A

Fターム (18件)：

5F038AC05 ,  5F038AC09 ,  5F038AC10 ,  5F038AC15 ,  5F038AC17 ,  5F038AC18 ,  5F038BE07 ,  5F038BE09 ,  5F038BH04 ,  5F038BH13 ,  5F038CA02 ,  5F038CA10 ,  5F038CA12 ,  5F038CA16 ,  5F038CD14 ,  5F038EZ06 ,  5F038EZ15 ,  5F038EZ20

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2000-315280   出願人：株式会社日立製作所
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-162068   出願人：三菱電機株式会社