プログラミング用のビットラインセットアップ及びディスチャージ回路を有する不揮発性メモリ装置及びそのプログラミング方法

発明者：
出願人/特許権者：
代理人 (1件)：萩原誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-347879
公開番号（公開出願番号）：特開2002-251896
出願日： 2001年11月13日
公開日（公表日）： 2002年09月06日
要約：

【要約】【課題】ビットラインを電源電圧にチャージしたり、又はビットラインを接地電圧にディスチャージする時のノイズを減少する不揮発性メモリを提供する。【解決手段】ビットライン隔離構造を有するNAND型EEPROMは仮想電源ノードと接地との間に直列に連結されたPMOSプルアップトランジスタとNMOSプルダウントランジスタとを含む。制御回路は、仮想電源ノードを通じてビットラインをチャージしたり、ディスチャージたりする時、発生するピーク電流を制限するために、PMOS及びNMOSトランジスタのゲート電圧を制御してビットラインをチャージしたり、ディスチャージしたりする。特に、制御回路は電流制限のためにPMOS及びNMOSトランジスタを不飽和モードに動作させる。このような制御回路は電流ミラーを形成して、ゲート電圧を制御するために基準電圧を提供する。

請求項（抜粋）：

不揮発性メモリ装置において、ビットラインとワードラインとを含むメモリセルアレイを有し、前記ビットラインは前記アレイの各列の内部のメモリセルに連結され、前記ワードラインは前記アレイの各行の内部のメモリセルに連結され、前記ビットラインに連結されるバイアス回路をさらに有し、前記バイアス回路は、スイッチと、セットになった前記ビットラインの電圧が同時に変化する時に前記スイッチの電流を制限する制御回路とを含むことを特徴とする不揮発性メモリ装置。

IPC (3件)：

G11C 16/06 , G11C 16/02 , G11C 16/04

FI (5件)：

G11C 17/00 634 F , G11C 17/00 622 E , G11C 17/00 634 B , G11C 17/00 611 E , G11C 17/00 634 G

Fターム (7件)：

5B025AA03 , 5B025AB01 , 5B025AC01 , 5B025AD04 , 5B025AD09 , 5B025AD11 , 5B025AE08

引用特許：

審査官引用 (8件)

特開平4-276393
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平3-343363 出願人：株式会社東芝
半導体メモリ
公報種別：公開公報出願番号：特願平5-104619 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社

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