特許
J-GLOBAL ID:200903057069716366
半導体装置
発明者:
,
出願人/特許権者:
代理人 (1件):
京本 直樹 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願2000-363055
公開番号(公開出願番号):特開2002-164547
出願日: 2000年11月29日
公開日(公表日): 2002年06月07日
要約:
【要約】【課題】 チップ基板にSOI基板を用いながら、新たな工程追加なしで、裏面電極を設けることなく導電性支持基板の電位を所望の電位に固定できる半導体装置を提供することにある。【解決手段】 チップ110は、P型の第1Si基板101の一主表面上にSiO2 膜102とP型の第2Si基板103がこの順序で積層され、第2Si基板103の中に分離溝111及び112と、最外周分離溝115と、これらにより絶縁分離された複数の素子形成領域120と、第2素子形成領域121,123と、周辺領域130と、この周辺領域130のコンタクト領域135と例えば分離溝112で囲まれた第2素子形成領域123内の所望の電位、例えば接地電位に接続するコンタクト領域125とを接続する周辺領域接続配線150と、を備えている。
請求項(抜粋):
導電性支持基板の上に絶縁層を介して半導体層を積層した構造を有するSOI(Silicon On Insulator)基板の前記半導体層中に所望の素子を形成したチップを有する半導体装置であって、前記チップは、前記半導体層中に、絶縁材料を充填した前記絶縁層に達する分離溝と、この分離溝で周囲を囲み内部に前記所望の素子を形成した素子形成領域とを、それぞれ複数備え、更にいずれの前記分離溝にも囲まれない周辺領域の所定の位置に設けられたコンタクト領域と、少なくとも一つの前記素子形成領域内の所定の電位の電極とを接続する周辺領域接続配線を有することを特徴とする半導体装置。
IPC (11件):
H01L 29/786
, G09G 3/20 621
, G09G 3/20
, G09G 3/20 680
, G09G 3/28
, G09G 3/30
, H01L 21/762
, H01L 21/8238
, H01L 27/092
, H01L 27/08 331
, H01L 27/12
FI (11件):
G09G 3/20 621 M
, G09G 3/20 621 G
, G09G 3/20 680 G
, G09G 3/30 J
, H01L 27/08 331 E
, H01L 27/12 C
, H01L 29/78 626 B
, G09G 3/28 J
, H01L 21/76 D
, H01L 27/08 321 F
, H01L 29/78 621
Fターム (63件):
5C080AA05
, 5C080AA06
, 5C080BB05
, 5C080DD25
, 5C080DD26
, 5C080DD27
, 5C080FF11
, 5C080JJ03
, 5C080JJ04
, 5C080JJ06
, 5C080JJ07
, 5F032AA01
, 5F032AA13
, 5F032AA34
, 5F032AA44
, 5F032AA78
, 5F032CA17
, 5F032CA24
, 5F032DA02
, 5F032DA03
, 5F032DA25
, 5F032DA34
, 5F032DA43
, 5F032DA53
, 5F048AA09
, 5F048AB10
, 5F048AC04
, 5F048BA16
, 5F048BF02
, 5F048BF07
, 5F048BF16
, 5F048BF17
, 5F048BG14
, 5F110AA15
, 5F110BB01
, 5F110CC02
, 5F110DD05
, 5F110DD06
, 5F110DD13
, 5F110DD22
, 5F110EE31
, 5F110FF02
, 5F110GG02
, 5F110GG06
, 5F110GG12
, 5F110GG60
, 5F110HL03
, 5F110HL04
, 5F110HL06
, 5F110HL11
, 5F110HL23
, 5F110HL24
, 5F110HM15
, 5F110NN03
, 5F110NN04
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN35
, 5F110NN36
, 5F110NN62
, 5F110NN65
, 5F110QQ19
引用特許:
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