特許
J-GLOBAL ID：200903057329518202
キャパシタンスの増大方法
発明者：
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出願人/特許権者：
代理人 (1件)：
川崎 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-011964
公開番号（公開出願番号）：特開平10-209397
出願日： 1997年01月07日
公開日（公表日）： 1998年08月07日
要約：
【要約】 (修正有)【課題】 DRAMのメモリの電極を作る工程でHSG-Si層を用いてキャパシタンスの増大を得る。【解決手段】 DRAMセルのキャパシタはドープポリシリコンの層を蒸着し、キャパシタの下部電極の広さを限定するためにドープポリシリコンの層を模様付けし、次に、ドープポリシリコンの層の上に半球状粒子化シリコン(HSG-Si)の第1層を蒸着することによって形成される。HSG-Siの第1層の成長は中断され、次に、HSG-Siの第2層が成長させられる。HSG-Siの第1層の成長は蒸着基板を冷却することまたは一定の時間の蒸着を停止することのいずれかよって中断され、次に電極の表面にHSG-Siの第2層を設けるために蒸着を再開する。第1層の成長の中断は、冷却または遅延のいずれであっても、もし再開される成長が第1処理とは独立して開始するならば、即ち、第2層が独立して成長するならば、十分である。
請求項（抜粋）：
半導体ディバイスの製造方法において、シリコン基板の上または上方にシリコン層を設け、シリコン層の上に半球状粒子化シリコンの第1層を設け、半球状粒子化シリコンの独立した粒子を半球状粒子化シリコンの第1層の粒子の上に形成するように、半球状粒子化シリコンの第1層の上に半球状粒子化シリコンの第2層を蒸着させる、ことを特徴とする半導体ディバイスの製造方法。
IPC (5件)：
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
, H01L 21/205
H01L 27/10 621 Z
, H01L 21/205
, H01L 27/04 C
