特許
J-GLOBAL ID：200903057527494610

半導体基板および半導体素子の製造方法

発明者：
脇坂 伸治

脇坂 伸治 について

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金子 紀彦

金子 紀彦 について

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児谷 昭一

児谷 昭一 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 長南 満輝男
公報種別：公開公報
出願番号（国際出願番号）：特願2006-039135
公開番号（公開出願番号）：特開2007-220870
出願日： 2006年02月16日
公開日（公表日）： 2007年08月30日
要約：
【課題】 ウエハ状態のシリコン基板上の各半導体素子形成領域および該半導体素子形成領域と同じ平面サイズのアライメントマーク形成領域にポスト電極およびアライメント用ポスト電極を電解メッキにより形成するとき、メッキ電流が局所的に集中して増大しないようにする。【解決手段】 半導体素子形成領域1Aおよび該半導体素子形成領域1Aと同じ平面サイズのアライメントマーク形成領域21Aを備えたウエハ状態のシリコン基板2に対して電解メッキによりポスト電極を形成するとき、半導体素子形成領域1Aに複数のポスト電極10を形成し、アライメントマーク形成領域21Aにアライメント用ポスト電極22、23および複数のダミーポスト電極24を形成する。この場合、ダミーポスト電極24の形成により、メッキ電流が局所的に集中して増大しないようにすることができる。【選択図】 図7
請求項（抜粋）：
各々複数のポスト電極を有する複数の半導体素子形成領域と、前記半導体素子形成領域と同じ平面サイズを有し、且つ、アライメント用ポスト電極および複数のダミーポスト電極を有するアライメントマーク形成領域とを備えていることを特徴とする半導体基板。
IPC (5件)：
H01L 21/320 ,  H01L 23/52 ,  H01L 21/301 ,  H01L 23/12 ,  H01L 21/60
FI (5件)：
H01L21/88 S ,  H01L21/78 L ,  H01L21/88 T ,  H01L23/12 501P ,  H01L21/92 602P
Fターム (24件)：
5F033HH11 ,  5F033JJ01 ,  5F033JJ11 ,  5F033KK08 ,  5F033KK09 ,  5F033MM05 ,  5F033MM21 ,  5F033PP15 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ09 ,  5F033QQ37 ,  5F033QQ46 ,  5F033RR04 ,  5F033RR06 ,  5F033RR21 ,  5F033RR22 ,  5F033SS22 ,  5F033TT04 ,  5F033UU03 ,  5F033VV00 ,  5F033VV01 ,  5F033VV07 ,  5F033XX00
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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