特許
J-GLOBAL ID：200903057550427505

半導体装置及びその製造方法

発明者：
樋口 実

樋口 実 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平9-138989
公開番号（公開出願番号）：特開平10-335442
出願日： 1997年05月28日
公開日（公表日）： 1998年12月18日
要約：
【要約】 (修正有)【課題】 工数の増加や、素子の設計の変更に伴う最適化のための多大な労力なしで、ゲート電極下部の素子領域端の寄生チャネルの形成を防止し、OFF状態でのリーク電流を低減した半導体装置及びその製造方法を提供する。【解決手段】 素子領域50と素子分離領域58との境界に、窒素を含む酸化シリコン膜68が存在する構成を採用した。製造方法では、半導体基板60表面の素子領域50を形成する部分にマスク材となる窒化シリコン膜とレジスト膜を形成し、これらマスク材を用いて半導体基板60をエッチングして素子分離領域となる溝部を形成した後、溝部に窒素を含む酸化シリコン膜68を形成して、溝部を絶縁膜にて埋める。
請求項（抜粋）：
素子領域と素子分離領域との境界に、窒素を含む酸化シリコン膜が存在することを特徴とする、半導体装置。
IPC (3件)：
H01L 21/76 ,  H01L 21/318 ,  H01L 21/762
FI (3件)：
H01L 21/76 L ,  H01L 21/318 C ,  H01L 21/76 D
引用特許：
審査官引用 (5件)
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