特許
J-GLOBAL ID：200903057910486214

半導体集積回路装置

発明者：
松井 義徳

松井 義徳 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-064094
公開番号（公開出願番号）：特開2000-260197
出願日： 1999年03月10日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 キャッシュメモリとして機能する副記憶部での欠陥ビットを救済することのできる半導体集積回路装置を提供すること。【解決手段】 キャッシュメモリとして機能するSRAM部のSRAMセルアレイMAに対して、行の位置を合わせて隣接するように冗長用のSRAMセルアレイMARが設けられる。この冗長用のSRAMセルアレイMARには、冗長用選択信号に基づき択一的に選択される冗長セルがマトリックス状に配列される。また、このSRAMセルアレイMARの各行には、データ入出力線SIORが設けられ、各データ入出力線SIORは、所定の選択信号に基づき択一的に導通制御されるデータ入出力線接続回路155Rを介して、グローバルデータ入出力線GIORに接続される。このグローバルデータ入出力線GIORは、通常時に用いられるリードライトアンプ153と共にリードライトバス線に接続される。
請求項（抜粋）：
主記憶部とキャッシュメモリとして機能する副記憶部とを有し、前記主記憶部と前記副記憶部との間で双方向のデータ転送が可能なように構成された半導体集積回路装置であって、前記副記憶部は、選択信号に基づき択一的に選択されるメモリセルがマトリックス状に配列されてなる通常用のメモリセルアレイと、前記メモリセルアレイに対して行の位置を合わせて隣接するように設けられ、冗長用選択信号に基づき択一的に選択される冗長用メモリセルがマトリックス状に配列されてなる冗長用メモリセルアレイと、を備え、前記通常用のメモリセルアレイおよび冗長用メモリセルアレイに、各行のメモリセル群が接続された複数の副データ線を別々に設けたことを特徴とする半導体集積回路装置。
IPC (5件)：
G11C 29/00 603 ,  G11C 11/413 ,  G11C 11/41 ,  G11C 11/407 ,  G11C 11/401
FI (6件)：
G11C 29/00 603 G ,  G11C 11/34 341 C ,  G11C 11/34 345 ,  G11C 11/34 362 S ,  G11C 11/34 371 D ,  G11C 11/34 371 K
Fターム (16件)：
5B015HH01 ,  5B015JJ21 ,  5B015KB07 ,  5B015KB36 ,  5B015NN09 ,  5B015PP07 ,  5B015QQ15 ,  5B024AA15 ,  5B024BA29 ,  5B024CA17 ,  5L106AA01 ,  5L106AA02 ,  5L106AA15 ,  5L106CC04 ,  5L106CC12 ,  5L106CC17
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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