特許

J-GLOBAL ID：200903058287186260

マルチゲート半導体デバイスおよびそれを形成するための方法

発明者： アブヒセク・ディクジット ,  クリスティン・デ・メイエル
出願人/特許権者： アンテルユニヴェルシテール・ミクロ-エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ
代理人 (2件)： 河宮 治 ,  石井 久夫
公報種別：公開公報
出願番号（国際出願番号）：特願2004-210161
公開番号（公開出願番号）：特開2005-045245
出願日： 2004年07月16日
公開日（公表日）： 2005年02月17日
要約：

【課題】 FinFETの改良されたパフォーマンスを達成する。 【解決手段】 本発明の実施例に係るマルチゲート・デバイスは、少なくとも二つのゲートを備える。デバイスの半導体ボディでのドーパント分布は、ボディの表面の近くの小さな値からデバイスのボディ内側の大きな値の方に変動する。【選択図】図1a

請求項（抜粋）：

ソース領域(104)と、 ドレイン領域(105)と、 前記ソース領域(104)とドレイン領域(105)との間にあって、前記ソース領域(104)と前記ドレイン領域(105)とを結合する半導体ボディ(106)と、 前記ボディ(106)の少なくとも二つの面に形成されたゲート構造(107)と、を備え、 前記半導体ボディ(106)は、第一のドーパントレベルを有する第一の領域(106b)と、前記ゲート構造(107)および前記第一の領域(106b)の間にあって、前記第一のドーピングレベルより低い第二のドーパントレベルを有する第二の領域(106a)とを備えることを特徴とする、マルチゲート半導体デバイス。

IPC (2件)：

H01L29/786 ,  H01L29/78

FI (6件)：

H01L29/78 618C ,  H01L29/78 617K ,  H01L29/78 618F ,  H01L29/78 301H ,  H01L29/78 301G ,  H01L29/78 301X

Fターム (33件)：

5F110AA08 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE22 ,  5F110EE29 ,  5F110GG02 ,  5F110GG03 ,  5F110GG12 ,  5F110GG19 ,  5F110GG22 ,  5F110GG32 ,  5F110GG34 ,  5F110GG37 ,  5F110GG42 ,  5F110GG44 ,  5F110GG45 ,  5F110HJ01 ,  5F110HM04 ,  5F140AA00 ,  5F140AC36 ,  5F140BA01 ,  5F140BA03 ,  5F140BB05 ,  5F140BB13 ,  5F140BC11 ,  5F140BC12 ,  5F140BF04 ,  5F140BF42 ,  5F140BF44 ,  5F140BF47 ,  5F140BK12

引用特許：

審査官引用 (3件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平7-232506   出願人：株式会社東芝
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-102867   出願人：株式会社東芝
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-190336   出願人：日本電気株式会社