特許

J-GLOBAL ID：200903058372256110

MOS電界効果トランジスタ及びその製造方法

発明者： 梁 正 煥 ,  金 永 郁
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2001-123229
公開番号（公開出願番号）：特開2002-043328
出願日： 2001年04月20日
公開日（公表日）： 2002年02月08日
要約：

【要約】【課題】 ソースとドレインとの間の抵抗が減少したMOS電界効果トランジスタを提供する。【解決手段】 半導体基板200上にゲート絶縁膜210及びゲート電極220が順次に形成される。次に、半導体基板の上部領域のゲート電極側壁の外側にはディープソース/ドレイン領域230が形成される。次に、半導体基板の上部領域にはディープソース/ドレイン領域よりも薄く、かつゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域240が形成される。次に、ディープソース/ドレイン領域の上部表面には第1厚さの第1シリサイド層261が形成され、ソース/ドレイン延長領域の上部の一部表面には第1シリサイド層から延びるが、第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層262が形成される。

請求項（抜粋）：

半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の上部領域で前記ゲート電極側壁の外側に形成されたディープソース/ドレイン領域と、前記半導体基板の上部領域で前記ディープソース/ドレイン領域よりも薄く形成されるが、前記ゲート電極の下部のチャンネル領域に向かって延びたソース/ドレイン延長領域と、前記ディープソース/ドレイン領域の上部表面に形成された第1厚さの第1シリサイド層と、前記ソース/ドレイン延長領域の上部の一部の表面で前記第1シリサイド層から延びるが、前記第1シリサイド層の第1厚さよりも薄い第2厚さをもつ第2シリサイド層とを備えることを特徴とするMOS電界効果トランジスタ。

IPC (3件)：

H01L 21/336 ,  H01L 21/28 301 ,  H01L 29/78

FI (3件)：

H01L 21/28 301 S ,  H01L 29/78 301 P ,  H01L 29/78 301 S

Fターム (44件)：

4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB23 ,  4M104BB24 ,  4M104BB25 ,  4M104BB28 ,  4M104CC01 ,  4M104DD84 ,  4M104FF06 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F140AA10 ,  5F140AA24 ,  5F140AA30 ,  5F140BD05 ,  5F140BF03 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG34 ,  5F140BG49 ,  5F140BG52 ,  5F140BG53 ,  5F140BG54 ,  5F140BG58 ,  5F140BH14 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BJ25 ,  5F140BK01 ,  5F140BK13 ,  5F140BK20 ,  5F140BK21 ,  5F140BK34 ,  5F140CF04

引用特許：

審査官引用 (4件)

• 半導体素子およびその製造方法
  公報種別：公開公報   出願番号：特願平4-295237   出願人：沖電気工業株式会社
• MOS型半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-147644   出願人：松下電器産業株式会社
• MIS型半導体装置
  公報種別：公開公報   出願番号：特願平6-169122   出願人：株式会社東芝
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-199774   出願人：ソニー株式会社