特許
J-GLOBAL ID：200903058535610740

トポロジの構築方法及びインタフェース回路

発明者：
大井 健次

大井 健次 について

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清水 天

清水 天 について

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上野 弘貴

上野 弘貴 について

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高瀬 弘嗣

高瀬 弘嗣 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

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富士通ヴィエルエスアイ株式会社

富士通ヴィエルエスアイ株式会社 について


代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平11-180030
公開番号（公開出願番号）：特開2001-007837
出願日： 1999年06月25日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】トポロジに存在するループを自動的に解消してトポロジを構築することができるトポロジの構築方法を提供すること。【解決手段】ステートマシン17は、トポロジにループが存在すると、該ループを構成するポート18を自動的に判断する。ポート制御部21は、ステートマシン17の判断に基づいて、そのポート18を自動的に断線状態に設定し、該ループを解消する。
請求項（抜粋）：
複数のノードがバスケーブルで接続されたトポロジの構築方法であって、ループ箇所を自動的に判断し、その箇所を自動的に断線状態として、該ループを解消することを特徴とするトポロジの構築方法。
IPC (3件)：
H04L 12/46 ,  H04L 12/28 ,  H04L 12/00
FI (2件)：
H04L 11/00 310 C ,  H04L 11/00
Fターム (19件)：
5K030GA16 ,  5K030HB06 ,  5K030HB28 ,  5K030MC01 ,  5K030MC06 ,  5K030MD07 ,  5K033AA00 ,  5K033AA05 ,  5K033CB01 ,  5K033CC01 ,  5K033EA02 ,  5K033EA06 ,  5K033EA07 ,  5K033EB02 ,  5K033EB08 ,  9A001CC03 ,  9A001CC06 ,  9A001JJ25 ,  9A001KK56
引用特許：
出願人引用 (2件) 審査官引用 (3件)

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