特許
J-GLOBAL ID：200903059236898830
パケットバッファ制御方法および方式
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-393297
公開番号（公開出願番号）：特開2002-199029
出願日： 2000年12月25日
公開日（公表日）： 2002年07月12日
要約：
【要約】【課題】バッファメモリにSDRAMを使用すると、高速な転送パケット処理を行える反面その制御が煩雑となり、結果として装置のスループットが低下した。【解決手段】転送パケットを一時的に格納するSDRAM9と、バッファメモリ9から転送パケットを読み出すコマンドを生成するパケット読み出しコマンド生成部1と、SDRAM9から転送パケットのヘッダを読み出すコマンドを生成するヘッダ読み出しコマンド生成部2と、SDRAM9をリフレッシュするコマンドを生成するリフレッシュコマンド生成部3と、パケット読み出しコマンドを一時的に格納するバッファメモリ4と、ヘッダ読み出しコマンドを一時的に格納するバッファメモリ6と、バッファメモリ4からの読み出し制御を行う優先制御回路5と、バッファメモリ6からの読み出し制御を行う優先制御回路7と、前記各コマンドを多重化してSDRAM9をアクセスする多重回路8を備える。
請求項（抜粋）：
装置内部から入力される宛先が解決された転送パケットを第1のバッファメモリに一時的に格納し、前記第1のバッファメモリから前記転送パケットを読み出すためのパケット読み出しコマンドおよび前記転送パケットのヘッダ情報を読み出すためのヘッダ情報読み出しコマンドと前記第1のバッファメモリをリフレッシュするためのリフレッシュコマンドとの各コマンド間を優先制御するとともに前記優先制御された前記各コマンドを多重化してその多重化コマンドで前記第1のバッファメモリをアクセスすることを特徴とするパケットバッファ制御方法。
IPC (4件)：
H04L 13/08
, G06F 12/00 571
, G06F 12/00 597
, H04L 12/56 100
H04L 13/08
, G06F 12/00 571 A
, G06F 12/00 597 C
, H04L 12/56 100 Z
5B060CA10
, 5B060CD04
, 5K030GA03
, 5K030HA08
, 5K030HB16
, 5K030KA03
, 5K030KA06
, 5K030LE05
, 5K034EE11
, 5K034HH21
, 5K034KK13
