特許
J-GLOBAL ID：200903059303305955

半導体装置の製造方法

発明者：
原 寿樹

原 寿樹 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (3件)： 上柳 雅誉 ,  藤綱 英吉 ,  須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2005-094775
公開番号（公開出願番号）：特開2006-278657
出願日： 2005年03月29日
公開日（公表日）： 2006年10月12日
要約：
【課題】 バルク基板上にSOI構造を選択的に形成することを可能としつつ、デバイスの位置合わせ精度を向上させる。【解決手段】 選択エピタキシャル成長を行うことにより、SOI構造形成領域R3に第1半導体層3aおよび第2半導体層4aを順次形成するとともに、第1アライメントマーク形成領域R1に第1半導体層3bおよび第2半導体層4bを順次形成し、第1半導体層3bおよび第2半導体層4bから構成される第1アライメントマークの位置を基準として構成されたレジストパターン5をマスクとして半導体基板1、第2半導体層4aおよび第1半導体層3aをエッチングすることにより、SOI構造形成領域R3の半導体基板1の一部を露出させる開口部7を形成するとともに、アライメントマーク形成領域R2に第2アライメントマーク6を形成する。【選択図】 図3
請求項（抜粋）：
半導体基板上に絶縁膜を形成する工程と、 前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた第1アライメントマーク形成領域およびSOI構造形成領域の絶縁膜を選択的に除去する工程と、 前記第1アライメントマーク形成領域および前記SOI構造形成領域に第1半導体層をエピタキシャル成長にて選択的に成膜する工程と、 前記第1半導体層よりもエッチングレートが小さな第2半導体層をエピタキシャル成長にて前記第1半導体層上に選択的に成膜する工程と、 前記第2半導体層が形成された後、前記半導体基板上の前記絶縁膜を除去する工程と、 前記第1アライメントマーク形成領域の第2半導体層を第1アライメントマークとして位置合わせの基準として参照した上で、前記第2半導体層、前記第1半導体層および前記半導体基板を選択的にエッチングすることにより、前記第2半導体層および前記第1半導体層を貫通して前記半導体基板を露出させる第1露出部を形成するとともに、前記半導体基板に設けられた第2アライメントマーク形成領域に第2アライメントマークを形成する工程と、 前記第1半導体層よりもエッチングレートが小さな材料で構成され、前記第1露出部を介して前記第2半導体層を前記半導体基板上で支持する支持体を形成する工程と、 前記支持体を形成した後、前記第2アライメントマークを位置合わせの基準として用いることにより、前記第1半導体層を露出させる第2露出部を形成する工程と、 前記第2露出部を介して前記第1半導体層を選択的にエッチングすることにより、前記第1半導体層が除去された空洞部を前記半導体基板と前記第2半導体層との間に形成する工程と、 前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、 前記第2アライメントマークを位置合わせの基準として用いることにより、第1ゲート絶縁膜を介して配置された第1ゲート電極を前記第2半導体層上に形成する工程と、 前記第1ゲート電極を挟み込むように配置された第1ソース/ドレイン層を前記第2半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/336 ,  H01L 29/786 ,  H01L 27/12
FI (3件)：
H01L29/78 627C ,  H01L27/12 Z ,  H01L29/78 626C
Fターム (24件)：
5F110AA30 ,  5F110CC02 ,  5F110DD05 ,  5F110DD12 ,  5F110DD13 ,  5F110DD14 ,  5F110DD17 ,  5F110DD24 ,  5F110EE09 ,  5F110EE31 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG12 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HM15 ,  5F110NN74 ,  5F110QQ01 ,  5F110QQ19
引用特許：
出願人引用 (2件)

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