特許

J-GLOBAL ID：200903059553431999

半導体記憶装置

発明者： 板垣 清太郎 ,  稲場 恒夫 ,  上田 善寛 ,  浅尾 吉昭
出願人/特許権者： 株式会社東芝
代理人 (22件)： 鈴江 武彦 ,  蔵田 昌俊 ,  河野 哲 ,  中村 誠 ,  福原 淑弘 ,  峰 隆司 ,  白根 俊郎 ,  村松 貞男 ,  野河 信久 ,  幸長 保次郎 ,  河野 直樹 ,  砂川 克 ,  勝村 紘 ,  橋本 良郎 ,  風間 鉄也 ,  河井 将次 ,  佐藤 立志 ,  岡田 貴志 ,  堀内 美保子 ,  竹内 将訓 ,  市原 卓三 ,  山下 元
公報種別：公開公報
出願番号（国際出願番号）：特願2008-105081
公開番号（公開出願番号）：特開2009-259316
出願日： 2008年04月14日
公開日（公表日）： 2009年11月05日
要約：

【課題】1ビットあたりのセル面積を縮小する。【解決手段】半導体記憶装置は、1セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるn個の抵抗変化素子MTJ1〜MTJ3と、n個の抵抗変化素子の一端に接続され、書き込み動作時にn個の抵抗変化素子にm(1≦m≦n)回のパルス電流を印加する書き込み回路20a,20bとを具備し、m番目のパルス電流の電流値をImとすると、I1>I2>...>Imの関係を満たす。【選択図】 図1

請求項（抜粋）：

1セル内に配置され、低抵抗状態と高抵抗状態とをそれぞれ有し、互いに直列又は並列接続され、同じ抵抗状態において抵抗値が互いに異なり、前記低抵抗状態及び前記高抵抗状態間を変化する条件が互いに異なるn個の抵抗変化素子と、 前記n個の抵抗変化素子の一端に接続され、書き込み動作時に前記n個の抵抗変化素子にm(1≦m≦n)回のパルス電流を印加する書き込み回路と を具備し、 m番目の前記パルス電流の電流値をImとすると、I1>I2>...>Imの関係を満たすことを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/15 ,  H01L 21/824 ,  H01L 27/105 ,  H01L 27/10 ,  H01L 43/08

FI (5件)：

G11C11/15 140 ,  H01L27/10 447 ,  H01L27/10 448 ,  H01L27/10 451 ,  H01L43/08 Z

Fターム (23件)：

4M119AA11 ,  4M119BB01 ,  4M119CC05 ,  4M119DD02 ,  4M119DD10 ,  4M119DD33 ,  4M119DD46 ,  4M119DD52 ,  4M119EE22 ,  4M119EE27 ,  4M119HH05 ,  4M119HH11 ,  5F083FZ10 ,  5F083GA10 ,  5F083JA60 ,  5F092AA13 ,  5F092AB08 ,  5F092AC12 ,  5F092AD25 ,  5F092BC04 ,  5F092BC43 ,  5F092BC46 ,  5F092BC48

引用特許：

出願人引用 (2件)

• 米国特許第5,695,864号明細書
  
• 磁気ランダムアクセスメモリ
  公報種別：公開公報   出願番号：特願2002-153063   出願人：株式会社東芝

審査官引用 (1件)

• 磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2006-081141   出願人：日本電気株式会社