特許
J-GLOBAL ID：200903069244380340

磁気メモリセル、磁気ランダムアクセスメモリ、半導体装置及び半導体装置の製造方法

発明者：
笠井 直記

笠井 直記 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2006-081141
公開番号（公開出願番号）：特開2007-258460
出願日： 2006年03月23日
公開日（公表日）： 2007年10月04日
要約：
【課題】MRAMにおける書き込みディスターブを抑制しながら、高集積化を促進可能な磁気メモリセルを提供する。【解決手段】トランジスタTR1、TR2と磁気抵抗素子群2とを具備する磁気メモリセルを用いる。TR1は、ゲートをワード線WL1に、第1ソース・ドレインをビット線BL1に接続される。TR2は、ゲートをワード線WL1に、第3ソース・ドレインをビット線BL2に接続される。磁気抵抗素子群2は、書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子MTJを備え、導電部の一方をTR1の第2ソース・ドレインに、他方をTR2の第4ソース・ドレイン電極に接続され、複数の磁気抵抗素子MTJにおける一方を導電部に、他方をワード線WL2に接続され、複数の磁気抵抗素子MTJの磁化の向きの組み合わせで情報を記憶する。複数の磁気抵抗素子MTJは、互いにその抵抗値が異なる。【選択図】図10
請求項（抜粋）：
第1ゲート電極を第1ワード線に、第1ソース・ドレイン電極を第1ビット線に、それぞれ接続された第1トランジスタと、 第2ゲート電極を前記第1ワード線に、第3ソース・ドレイン電極を第2ビット線に、それぞれ接続された第2トランジスタと、 書き込み電流の通過する導電部が互いに直列又は並列に接続された複数の磁気抵抗素子を備え、前記導電部における一方の端子を前記第1トランジスタの第2ソース・ドレイン電極に、他方の端子を前記第2トランジスタの第4ソース・ドレイン電極にそれぞれ接続され、前記複数の磁気抵抗素子における一方の端子を前記導電部に、他方の端子を第2ワード線にそれぞれ接続され、前記複数の磁気抵抗素子の磁化の向きの組み合わせで情報を記憶する磁気抵抗素子群と を具備し、 前記複数の磁気抵抗素子は、互いにその抵抗値が異なる 磁気メモリセル。
IPC (4件)：
H01L 21/824 ,  H01L 27/105 ,  G11C 11/15 ,  H01L 43/08
FI (4件)：
H01L27/10 447 ,  G11C11/15 110 ,  G11C11/15 140 ,  H01L43/08 P
Fターム (33件)：
4M119AA03 ,  4M119AA11 ,  4M119BB01 ,  4M119CC02 ,  4M119CC05 ,  4M119DD05 ,  4M119DD33 ,  4M119DD47 ,  4M119DD49 ,  4M119EE06 ,  4M119EE23 ,  4M119EE28 ,  4M119FF05 ,  4M119FF06 ,  4M119FF07 ,  4M119FF15 ,  4M119FF17 ,  4M119GG01 ,  4M119KK04 ,  5F092AA15 ,  5F092AB08 ,  5F092AC12 ,  5F092AD25 ,  5F092AD26 ,  5F092BB17 ,  5F092BB22 ,  5F092BB36 ,  5F092BB42 ,  5F092BC03 ,  5F092BC07 ,  5F092BC42 ,  5F092BE27 ,  5F092EA01
引用特許：
出願人引用 (9件)
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