特許
J-GLOBAL ID：200903059856171850

半導体装置及びその製造方法

発明者：
瀧澤 順

瀧澤 順 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-306137
公開番号（公開出願番号）：特開2002-118262
出願日： 2000年10月05日
公開日（公表日）： 2002年04月19日
要約：
【要約】【課題】 プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置の製造方法は、SOI基板1を準備し、単結晶Si層4の表面にダミーゲート酸化膜を形成し、ダミーゲート酸化膜上にダミーゲート電極を形成し、ダミーゲート電極をマスクとして単結晶Si層に不純物イオンを注入し、アニールを施して単結晶Si層にソース/ドレイン拡散層16,17を形成し、ダミーゲート電極を含む全面上にシリコン酸化膜を堆積し、CMP研磨することにより、ダミーゲート電極の上面を露出させ、シリコン酸化膜をマスクとして、ダミーゲート電極及びダミーゲート酸化膜をエッチングすると共に単結晶Si層を所定深さまでエッチングし、単結晶Si層上にゲート酸化膜6bを形成し、ゲート酸化膜上にゲート電極7bを形成するものである。
請求項（抜粋）：
支持基板、その上に形成された第1絶縁膜及びその上に形成された単結晶Si層を有するSOI基板を準備する第1工程と、単結晶Si層の表面にダミーゲート絶縁膜を形成する第2工程と、このダミーゲート絶縁膜上にダミーゲート電極を形成する第3工程と、ダミーゲート電極をマスクとして単結晶Si層に不純物イオンを注入する第4工程と、単結晶Si層にアニールを施すことにより、単結晶Si層にソース/ドレイン領域の拡散層を形成する第5工程と、ダミーゲート電極を含む全面上に第2絶縁膜を堆積し、第2絶縁膜をCMP研磨又はエッチバックすることにより、ダミーゲート電極の上面を露出させる第6工程と、第2絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Si層を所定深さまでエッチングする第7工程と、単結晶Si層上にゲート絶縁膜を形成する第8工程と、このゲート絶縁膜上にゲート電極を形成する第9工程と、を具備することを特徴とする半導体装置の製造方法。
FI (2件)：
H01L 29/78 618 D ,  H01L 29/78 618 C
Fターム (26件)：
5F110AA01 ,  5F110AA16 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE32 ,  5F110EE45 ,  5F110EE50 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110GG52 ,  5F110GG58 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ17 ,  5F110QQ19
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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