特許
J-GLOBAL ID：200903059923901787
設計検証システム、設計検証方法および設計検証プログラムを格納したコンピュータ読取り可能な記録媒体
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-290530
公開番号（公開出願番号）：特開2002-099584
出願日： 2000年09月25日
公開日（公表日）： 2002年04月05日
要約：
【要約】【課題】 コードカバレッジ情報を効率良く管理する。【解決手段】 テストベンチを用いて論理シミュレーションを実行する論理シミュレーション部113と、コードカバレッジ情報を利用して、論理シミュレーションにおいて実行されていない回路記述を抽出する未実行記述抽出部115と、抽出された回路記述が論理的に実行される可能性があるか否かを判別する判別手段116と、論理的に実行される可能性がある回路記述について、回路記述を実行するためのテストベンチを生成し、テストベンチを用いた論理シミュレーションにおいて回路動作が仕様を満たさない場合、論理シミュレーションの際の入力パターンがテストベンチの入力パターンと同じか否かを判定するテストベンチを生成する禁止入力チェッカ生成部118とを具備する。
請求項（抜粋）：
テストベンチを用いて論理シミュレーションを実行する論理シミュレーション部と、コードカバレッジ情報を利用して、論理シミュレーションにおいて実行されていない回路記述を抽出する未実行記述抽出部と、抽出された前記回路記述が論理的に実行される可能性があるか否かを判別する判別手段と、論理的に実行される可能性がある前記回路記述について、当該回路記述を実行するためのテストベンチを生成し、当該テストベンチを用いた論理シミュレーションにおいて回路動作が仕様を満たさない場合、その後の論理シミュレーションの際の入力パターンが当該テストベンチの入力パターンと同じか否かを判定するテストベンチを生成する禁止入力チェッカ生成部とを具備することを特徴とする設計検証システム。
IPC (4件)：
G06F 17/50 670
, G06F 17/50
, G06F 17/50 672
, G01R 31/28
G06F 17/50 670 G
, G06F 17/50 670 J
, G06F 17/50 670 K
, G06F 17/50 672 F
, G01R 31/28 F
2G032AA01
, 2G032AC08
, 2G032AG02
, 2G032AG10
, 5B046BA03
, 5B046BA09
, 5B046JA05
