特許
J-GLOBAL ID：200903060069623547

半導体装置及びその製造方法

発明者：
佐藤 陽子

佐藤 陽子 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-174045
公開番号（公開出願番号）：特開2001-007219
出願日： 1999年06月21日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】 SOI基板を備えた半導体装置において、深い拡散層を必要とする横形高耐圧トランジスタを形成することが可能な半導体装置を提供することである。【解決手段】 SOI基板の埋め込み酸化膜及びシリコン単結晶層を選択的に除去し、第1の領域10を形成している。そして、第1の領域10のシリコン基板14に高耐圧トランジスタ13を形成している。第2の領域12にはSOI構造のMOS電界効果トランジスタ15を形成している。
請求項（抜粋）：
第1の単結晶層と、前記第1の単結晶層上に位置している第1の絶縁層と、前記第1の絶縁層上に位置している第2の単結晶層と、を含むSOI基板を備えた半導体装置であって、第1の電界効果トランジスタと、前記第1の電界効果トランジスタが形成される第1の領域と、を備え、前記第1の領域は、前記第1の単結晶層が位置し、かつ前記第1の絶縁層及び前記第2の単結晶層が位置していない領域であり、前記第1の電界効果トランジスタは、前記第1の領域に形成されたゲート電極と、前記第1の領域に形成された第1のソース/ドレイン領域と、第1のソース/ドレイン領域と間を隔てて前記第1の領域に形成された第2のソース/ドレイン領域と、を含む、半導体装置。
IPC (3件)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 29/786
FI (2件)：
H01L 27/08 102 A ,  H01L 29/78 613 Z
Fターム (36件)：
5F048AA05 ,  5F048AA09 ,  5F048AC06 ,  5F048BA02 ,  5F048BA16 ,  5F048BB05 ,  5F048BB16 ,  5F048BC05 ,  5F048BC11 ,  5F048BE03 ,  5F048BF11 ,  5F048BF16 ,  5F048BG01 ,  5F048BG12 ,  5F048BH07 ,  5F110AA13 ,  5F110AA16 ,  5F110CC01 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG02 ,  5F110GG12 ,  5F110GG44 ,  5F110GG52 ,  5F110HJ13 ,  5F110HK03 ,  5F110HL03 ,  5F110HM14 ,  5F110NN02 ,  5F110NN23 ,  5F110NN66 ,  5F110NN74
引用特許：
審査官引用 (3件)
  • 半導体装置及びその製造方法
    公報種別：公開公報   出願番号：特願平6-200604   出願人：日本電装株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平6-236193   出願人：株式会社日立製作所
  • 特開平4-297063

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