特許

J-GLOBAL ID：200903060918496171

半導体装置の低消費電力レイアウト方法及びレイアウト装置並びにその半導体装置

発明者： 豊永 昌彦
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-017997
公開番号（公開出願番号）：特開平7-225785
出願日： 1994年02月15日
公開日（公表日）： 1995年08月22日
要約：

【要約】【目的】 熱伝導要素として基幹電源配線を熱伝導要素として利用し、電力消費に伴う論理素子の温度上昇を抑えて消費電力の増大を抑制する方法を提供する。【構成】 処理1aで論理回路と素子物理情報と素子動作情報を入力し、処理2aで基幹電源配線を行ない、処理3aで基幹電源配線からの距離に応じて配置領域をレベル分けし、処理4aで論理回路の各素子の消費電力を求め、各素子の消費電力に応じて素子をレベル分けし、処理5aで配置領域レベルに対応する素子をそのレベル領域に配置する。従って、論理回路を構成する全素子のうち、高消費電力の素子での発生熱がその近傍に位置する基幹電源配線を通じて放散されるので、熱放散性が向上する。従って、トランジスタや信号配線の抵抗の電力消費に伴う温度上昇を低く抑えて、その温度上昇に伴う抵抗の増大変化を低く抑えて、消費電力を低く抑制できる半導体装置を得ることができる。

請求項（抜粋）：

電子計算機を用いて半導体装置のレイアウト設計を行うに際し、 論理回路並びにその素子物理情報及び素子動作情報を入力する入力処理を行った後、素子配置領域に基幹電源を配線する基幹電源配線処理を行い、その後、前記論理回路を構成する全素子のうち消費電力の高い素子が前記基幹電源配線処理にて配線された基幹電源の近傍に位置するように各素子を素子配置領域に配置する素子配置処理を行うことを特徴とする半導体装置の低消費電力レイアウト方法。

IPC (4件)：

G06F 17/50 ,  H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

G06F 15/60 370 K ,  H01L 21/82 C ,  H01L 27/04 A

引用特許：

審査官引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-039991   出願人：日本電気アイシーマイコンシステム株式会社
• 集積回路装置
  公報種別：公開公報   出願番号：特願平4-183603   出願人：富士電機株式会社
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平4-046256   出願人：三菱電機株式会社