特許

J-GLOBAL ID：200903060944534693

待機状態の電力消耗を減少させるための半導体装置

発明者： ソー ジョンウォン
出願人/特許権者： ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテッド
代理人 (1件)： 長谷 照一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-125085
公開番号（公開出願番号）：特開平9-083335
出願日： 1996年05月20日
公開日（公表日）： 1997年03月28日
要約：

【要約】【課題】 複数の内部回路を有し論理動作をする半導体装置において、待機状態における電力消耗を減らして省エネ化するとともに、待機状態から作動状態への移行の速い回路を提供する。【解決手段】 複数の内部回路に対して共通に所定の電源を供給する共通供給電源線および共通接地電源線を具備してなり、内部回路の内でその回路の待機状態と作動状態が同一のタイミングを有する回路ごとに複数の下位の部分回路ブロックに分けて構成し、それら部分回路ブロックと共通供給電源線または共通接地電源線の間の少なくとも一方にMOSトランジスタを介在させて、そのMOSトランジスタは、部分回路ブロックが待機状態の時にターンオフされ、かつ基板電圧を調節することよりしきい電圧が上昇してしきい下電流が減少する構成にする。

請求項（抜粋）：

半導体装置の複数の内部回路に対して共通に所定の電源を供給する共通供給電源線および共通接地電源線を具備する半導体装置において、上記内部回路の内でその回路の待機状態と作動状態が同一のタイミングを有する回路ごとに複数の下位の部分回路ブロックに分けて構成し、それら部分回路ブロックと上記共通供給電源線または上記共通接地電源線の間の少なくとも一方に具備されて、上記部分回路ブロックが待機状態の時にターンオフされ、かつ基板電圧を調節することよりしきい電圧が上昇してしきい下電流が減少する第一のMOSトランジスタを具備することを特徴とする待機状態の電力消耗を減少させるための半導体装置。

IPC (9件)：

H03K 19/00 ,  G11C 11/413 ,  G11C 11/407 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 19/094 ,  H03K 19/096

FI (7件)：

H03K 19/00 A ,  H03K 19/096 B ,  G11C 11/34 335 C ,  G11C 11/34 354 F ,  H01L 27/04 F ,  H01L 27/08 321 L ,  H03K 19/094 D

引用特許：

審査官引用 (2件)

• 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
  公報種別：公開公報   出願番号：特願平5-022392   出願人：株式会社日立製作所
• 半導体装置
  公報種別：公開公報   出願番号：特願平5-071806   出願人：三菱電機株式会社